연산증폭기 기초회로 결과레포트

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목차

1. 실험결과&측정값
2. 고찰

본문내용

실험결과&측정값
■ 반전 증폭기 (1V, 1kHz)
출력 DC 전압 (측정값, 이론 값) = 0.0012V, 0V
이유= 이상적인 내부 연산증폭기에 입력 오프셋이 없는 경우 출력 DC 전압이 0이 되지만 실제 연산증폭기는 오프셋 전압 VOS이 양 또는 음으로 수십 mV 존재하므로 출력전압이 정확히 0이 되지 않는다.

<중 략>

고찰
본 실험에서는 연산증폭기의 기본 이론을 이해하고 실험을 통해 회로의 동작과 특성을 확인했다. 반전 증폭기, 비반전 증폭기 실험에서는 출력 DC 레벨이 0에 가까운 값이 나오고 전압이득과 위상에 어떤 특징이 있는지 알아보았다. 단일 이득 버퍼에서 구형파 파형을 확대하여 슬루율을 구해보고 datasheet 와 비교하여 비슷한 값이 나온다는 것을 확인했다. 가중 합산기 실험에선 두 입력신호 (정현파, 구형파)의 상대적 위상 및 주기에 오차가 있어 안정적인 신호가 인가되지 않았다. 두 개의 함수발생기를 사용할 경우 하나의 발생기에서 발생하는 동기(Sync)신호를 다른 함수발생기의 외부 트리거(External Trigger)t신호로 입력해야 했다. 그러나 실험하는 함수발생기의 외부 트리거 연결이 되질 않아 위상을 같게 맞출 수 없었다. 따라서 합산되는 출력 파형도 이론 값과 큰 차이가 났다. 아쉬운 대로 SPICE를 통해 위상이 같다고 설정하고 입력 파형과 출력 파형을 시뮬레이션을 통해 관찰하였다. 시뮬레이션 파형은 이론 값과 비슷했다.

참고 자료

없음