[논리회로설계] BCD-to-7세그먼트 설계

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목차

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본문내용

* BCD-to-7세그먼트 설계하기
1) Dual 4-Bit Up Counter(74393)와 BCD-to-7세그먼트 디코더(74248), 논리 게이트로 만든 BCD-to-7세그먼트 디코더를 사용하여 BCD-to-7세그먼트를 설계.
2) Clock 주파수가 50MHz이기 때문에 카운트하는 모습을 보기 위해 Dual 4-Bit Up Counter(74393) 3개 또는 설계한 Counter를 사용하여 Clock펄스의 입력 시간을 지연.
3) 7세그먼트 표시기가 캐소드형이기 때문에 캐소드형을 지원하는 BCD-to-7세그먼트 디코더(7448)를 대신해 BCD-to-7세그먼트 디코더(74248)을 사용.
4) BCD-to-7세그먼트 디코더(74248)의 동작.

참고 자료

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