시립대 전전설2 A+ 4주차 예비레포트

소개글

Lab-04 Arithmetic Logic and Comparator
4주차 예비레포트에 대한 내용입니다.

목차

1. 서론
1.1. 실험 목적
1.2. 배경이론 및 개념

2. 사전 조사

3. In-Lab 실험 내용 및 예상 결과
3.1. 실험 내용
3.2. 예상 결과

4. 참고 문헌

본문내용

1. 서론
1.1. 실험 목적
 Veriolog HDL 언어를 사용한 Combinational Logic 설계 및 실험
 설계한 로직을 시뮬레이션하기 위한 테스트 벤치의 작성 및 장비 동작 실험
 연산 로직, 비교기 등 설계능력 함양
 Module instantiation을 이용한 Structural modeling 설계 능력 함양
 조합회로를 always구문 안에서 behavioral 모델링으로 디자인하는 방법 학습

1.2. 배경이론 및 개념
1) net 자료형
net 자료형은 소자 간의 물리적인 연결을 추상화한다.
 wire, tri, wand, wor, triand, trior, supply0, supply1, tri0, tir1, trireg
 Default 자료형: 1비트의 wire
 논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결을 나타냄
 연속 할당문(continuous assignment), 게이트 프리미티브 등과 같은 구동자(driver)의 값에 의해 net의 값이 연속적으로 유지됨
 값을 저장하지 않음 (단, trireg net은 예외)
 구동자가 연결되지 않으면, default 값인 high-impedance(z)가 됨
 단, trireg는 이전에 구동된 값을 유지
 Default 초기값은 z (trireg net는 default 초기값으로 x를 가짐)

2) wire 자료형
wire 자료형은 대표적인 net 자료형이다.

3) variable 자료형
절차형 할당문 사이의 값의 임시 저장
 프로그래밍 언어의 variable과 유사한 개념
 reg, integer, real, time, realtime
 절차적 할당문(procedural assignment)의 실행에 의해 그 값이 바뀌며, 할당에서부터 다음 할당까지 값을 유지
 default 초기값
 reg, time, integer 자료형: x (unknown)
 real, realtime 자료형: 0.0

참고 자료

[네이버 지식백과] 2의 보수 (두산백과)
전자전기컴퓨터설계실험II 강의 교안(Lab-04 Arithmetic Logic and Comparator)
전자전기컴퓨터설계실험II 강의 교안(HBE Combo II-DLD)
전자전기컴퓨터설계실험II 강의 교안(Verilog-HDL 문법)