[컴퓨터 구조 및 언어][Quartus 2,max]Verilog HDL 이용한 32Bit Arithmetic Logic Unit(ALU)설계(mips)와 분석

소개글

[Quartus 2,max] "Verilog HDL"을 이용한 32Bit Arithmetic Logic Unit(ALU)설계하기(mips) 설계와 분석하기

목차

1.Verilog-HDL 코딩
2.Verilog-DHL Design후 compile수행 결과
3.Report 결과Ⅰ(*.rpt ,*.Summary파일 분석)
4.32Bit ALU의 시뮬레이션 파형 결과
5.Floorplan
6.프로젝트 후기

본문내용

Project2는 32Bit Arithmetic Logic Unit(ALU)를 설계하는 것
우선 기본적인 ALU의 Unit내부회로도를 코딩하고 입력 값 A, B, B_invert, Carry_in, Cary_out, Result, SLT 등의 내부회로를 구성하였고, 최상위 ALU_unit에는 마지막에 Overflow_detection코드를 추가하였습니다.
//32bit_ALU의 최종구성 모델의 module을 구성하고 설계함//
module ALU_32Bit(zero, result, carryout, overflow, in_a, in_b, ALU_control);
output zero, overflow, carryout; //zero, overflow, carryout의 출력값을 정의해준다.//
output [31:0] result; //32bit의 결과값을 출력한다.//
input [31:0] in_a, in_b; //32bit의 a.b값의 입력값을 넣어준다.//
input [2:0] ALU_control; //3bit의 ALU 제어 입력값을 넣어준다.//
wire b_invert; //B_invert의 ALU내부에서의 노드 연결선을 정의 해줌//

..중략....

참고 자료

computer structure & Verilog_HDL