[전자재료실험]MOS캐패시터

소개글

MOS 캐패시터에 대한 레포트 입니다.
C-V그래프와 I-V그래프에 따른 분석입니다.
기존에 여기 있는 자료들은 이 두개에 대해 다 나온게 없더군요
보시기에 편하고 내용도 좋다고 생각합니다.
레포트 모두모두 잘 쓰세요..^^

목차

1.실험 목적
2.이론적 배경
MOS 캐패시터
1) 산화공정
2) CVD 공정
3) Photo 공정
4) PVD 공정)
3. 실험방법
4. 결과 및 고찰
1)C-V 그래프
2)I-V 그래프
3)결론

본문내용

1. 실험 목표

MOS를 직접 제작하고 공정을 이해하고, Dielectric 재료와 두께에 따른 MOS 특성 및 구동원리를 이해한다.

2. 이론적 배경

그림 1에 나타낸 바와 같이 p형 실리콘(Si) 표면에 2개소에 n+층을 형성하고, 그 위에 음성 전극을 붙여 한편의 전극을 소스(source), 다른 편을 드레인(drain)이라 한다.
소스와 드레인 사이에 p형 Si의 상부에 절연층을 만들고, 그 위에 전극을 붙여 게이트(gate)라 한다. 이와 같은 구조를 한 것을 MIS(metal-insulator-semiconductor) 트랜지스터 또는 절연 게이트(insulated gate)형 트랜지스터라 한다. 절연층으로서 산화막()이 쓰이는 경우가 많으므로 MOS(metal-oxide-semiconductor) 트랜지스터라고 한다.
게이트에 전압을 인가하지 않을 때 반도체 표면은 p형으로 있으므로, 소스와 드레인 사이에 n+p n+구조로 전류가 거의 흐르지 않는다.
그러나 게이트가 충분히 큰 정(+) 전위로 되면 절연층이 용량의 역할을 하므로 p형 Si는 바로 아래에 전자(p형에서는 소수 캐리어)를 모아 표면이 n형으로 반전하므로 n+n n+으로 되어 도전성을 갖는다. 전도형의 변화된 영역을 반전층(invertion layer)이라하고 도전성을 갖는 영역을 채널(channel, 이 경우는 n채널)이라 한다. n형 Si를 쓰면 p채널이 생긴다. 이 채널의 도전성은 게이트 전압을 바꾸면 변하므로, 이것을 전계효과트랜지스터 (FET : Field effect transistor)라 한다.
충분히 큰 게이트 전압이 인가되어 있어 표면이 완전히 n형으로 반전되어 있는 경우 드레인 전류() - 드레인 전압()의 관계에 대해서 설명한다

참고 자료

없음