[디지털공학]8비트 덧셈, 뺄셈기 verilog로 구현

소개글

behavioural 수준에서 작성한 것입니다!!
verilog 구현 뿐만 아니라 test-bench까지 작성하여
타이밍 다이어그램까지 캡쳐해서 올렸습니다~
많은 도움 되었으면 좋겠습니다!!

목차

1. 소스코드
-mains source
- tsst_bench
2. timing 다이어그램

본문내용

1. 소스코드
///////////////////////////////////////////////////////////////////////////////////////////////////////
// File name : AddSub_8bit.v //
module AddSub_8bit(o,c,s, x,y,sel); // declare the module of AddSub_8bit

input [7:0] x,y; // input port
input sel; // input port
output [7:0] s; // output port
output c,o; // output port

wire [7:0] x,y; // internal input wire values
wire sel; // an internal input wire value
reg [7:0] s; // an internal output reg value
reg [6:0] tmps; // an internal temporary reg value
reg c,o; // internal output reg values
reg tmpc; // an internal temporary reg value to obtain a overflow
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- 전체 그림
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- 세부 그림 1-1, 1-2(덧셈)
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sel 이 0 이므로 덧셈. 54 + 31 = 85 (10진수 사용. 이하 모두 10진수 표기) overflow = 0
.
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109 + 157 = 266이고 carry 가 발생하여 sum = 10, c = 1 overflow = 0
- 세부 그림 2(뺄셈)
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sel 이 1이므로 뺄셈, 152 – 23 = 129 overflow = 0
.
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참고 자료

없음