4bit alu

소개글

alu를 구조화하여 VHDL로 설계
LE, AE, CE, fulladder로 나누어 설계하고 component문을 이용 통합

목차

없음

본문내용

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity alu_2 is
port(a, b : in std_logic_vector(3 downto 0);
s : in std_logic_vector(2 downto 0);
c : in std_logic;
f : out std_logic_vector(3 downto 0);
c_over, s_over: out std_logic);-------각 입/출력 및 signal등을 나타낸다.
end alu_2;

참고 자료

없음