공통소스 증폭기

소개글

-공통소스 JFET 증폭기
그림 9-12는 자기 바이어스된 n채널 JFET 공통소스 증폭기이다. 입력 및 출력단자에 결합 커패시터와 소스 바이패스 커패시터가 있다. 이 회로에는 직류와 교류동작이 결합되어 있다.

목차

-직류해석
-교류등가회로
-게이트에서 신호전압
-전압이득
-교류부하에 의한 전압이득 영향
-위상반전
-입력저항

본문내용

-공통소스 JFET 증폭기
그림 9-12는 자기 바이어스된 n채널 JFET 공통소스 증폭기이다. 입력 및 출력단자에 결합 커패시터와 소스 바이패스 커패시터가 있다. 이 회로에는 직류와 교류동작이 결합되어 있다.

그림 9-12 그림 9-13

-직류 해석
그림 9-12의 증폭기 해석을 위해 먼저 dc바이어스 값을 구한다. 이를 위해서 그림 9-13과 같이 모든 커패시터를 개방시켜 직류 등가회로를 만든다. 해석하기에 앞서 값을 결정한다. 회로가 부하선의 중간점으로 바이어스되었다면, FET의 규격표에 있는 값을 이용하여 를 구할 수 있다.
=
그렇지 않으면 를 회로의 파라미터 값들로부터 결정해야만 하는데, 이는 식 (9-5)를 에 대해 풀어야 하기 때문에 매우 번거로운 일이다. 에 대한 풀이는 2차항 전개 후 2차 방정식의 근으로부터 구한다.
=(1-)
값이 일단 구해지면 다음 관계식을 이용하여 직류 해석을 한다.

참고 자료

- Electronic Devices (Prentice Hall)