소개글
알테라칩으로 구현한 스탑워치 소스입니다.VHDL
핀설정까지 다 되어있습니다.
cathod FND로 구현하였습니다.
컴파일 실행환경
스탑워치의 구성성분스탑워치 소스FND출력 변환 소스Pin Assignment본문내용
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ST_WATCH IS
PORT (
CLK : IN STD_LOGIC; -- 100Hz 클럭
MODE : IN STD_LOGIC;
SW_F1 : IN STD_LOGIC;
SW_F2 : IN STD_LOGIC;
MINUTE : OUT INTEGER RANGE 59 DOWNTO 0;
SECOND : OUT INTEGER RANGE 59 DOWNTO 0;
SEC_HUN : OUT INTEGER RANGE 99 DOWNTO 0);
END ST_WATCH;
ARCHITECTURE A OF ST_WATCH IS
SIGNAL MIN : INTEGER RANGE 59 DOWNTO 0;
SIGNAL SEC : INTEGER RANGE 59 DOWNTO 0;
SIGNAL SEC_100 : INTEGER RANGE 99 DOWNTO 0;
SIGNAL SEC_CLK, MIN_CLK : STD_LOGIC;
SIGNAL START : STD_LOGIC;
BEGIN
PROCESS (MODE,SW_F1, SW_F2)
BEGIN
IF (MODE = `1`) AND (SW_F2 = `1`) THEN
START <= `0`;
ELSIF SW_F1`EVENT AND SW_F1 = `1` THEN
IF MODE = `1` THEN
START <= NOT START;
ELSE
START <= START;
END IF;
END IF;
END PROCESS;
.
.
.
.
.
.
.
.
.
.
압축파일 내 파일목록
met_stop.asm.rpt
met_stop.bdf
met_stop.cdf
met_stop.done
met_stop.dpf
met_stop.fit.rpt
met_stop.fit.summary
met_stop.flow.rpt
met_stop.map.rpt
met_stop.map.summary
met_stop.pin
met_stop.pof
met_stop.qpf
met_stop.qsf
met_stop.qws
met_stop.sim.rpt
met_stop.tan.rpt
met_stop.tan.summary
met_stop.vwf
min_seg.bsf
min_seg.vhd
sec_seg.bsf
sec_seg.vhd
ST_WATCH.bsf
st_watch.vhd
db/add_sub_pnh.tdf
db/add_sub_qnh.tdf
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db/met_stop.(0).cnf.hdb
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db/met_stop.(1).cnf.hdb
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db/met_stop.(10).cnf.hdb
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db/met_stop.sld_design_entry.sci
db/met_stop.sld_design_entry_dsc.sci
db/met_stop.syn_hier_info
db/met_stop.tan.qmsg
db/wed.wsf
참고 자료
AlteraVHDL code