논리회로 실험 .CMOS 회로의 전기적 특성 (07년2학기)

소개글

CMOS회로의 전기적 특성에 관한 실험결과 보고서 입니다.
공학인증이후 실험 보고서형식이 바뀌어서 직접 새로 다 만들었습니다.
기본 내용및 결과값, 그래프, 및 실험사진, 결과 사진 모두 첨부했습니다.
누구나 보고 쉽게 이해할 수 있습니다.
완제품,,

목차

실험1. Logic levels & DC Noise Margine
실험 내용 및 결과 그래프(직접 만들었음) , 사진 모두 첨부 하였습니다.
오실로 스코프사용에 대한 간단한 내용
실험2. Schmitt-Trigger Inverter
실험 내용 및 결과 그래프(직접 만들었음) 사진 첨부 하였습니다.
결과값 모두 나와있고 회로 해석 해놓았습니다.
실험3. Resistive Load
실험 내용 및 결과 표 및 실험 사진 모두 첨부
실험4. Speed
실험 내용및 결과 표 , 사각파형 사진 및 파형발생
실험 결과 파형 사진 및 분석
결과 그래프 모두 첨부
천이시간& 지연시간에 대한 설명 2Page
실험 종합

본문내용

우선 Propagation Delay는 전달지연 또는 전파지연이라고 한다. 논리 신호가 논리 회로 속을 전파할 때 생기는 지연 시간 논리 신호의 시간에는 상승 지연 시간 trd와 하강 지연 시간 tfd가 있는데 출력의 상승 하강에 대한 각각의 입력에서의 지연 시간을 말한다. 이 둘 사이의 평균값을 전파 지연 시간 tpd라고 한다. 일반적으로 어떤 회로의 전달지연시간이라고 하면 이는 회로에 입력이 가해진 시점부터 가해진 입력에 대한 출력이 나올 때까지 걸리는 시간을 말한다. 그런데 이 지연시간은 입력에 대한 출력이 0에서 1로 변하느냐 또는 1에서 0으로 변하느냐에 따라 달라진다. flip flop은 clock에 반응하여 출력이 변화되기 때문에 clock에 대한 전달지연시간은 아래 그림에 나타낸 것과 같이 tpLH와 tpHL의 2종류가 있다. tpLH는 clock의 상승 모서리 시점부터 출력이 0(LOW)에서 1(HIGH)로 변하는 시점까지의 시간을 말하고, tpHL는 clock의 상승 모서리 시점부터 출력이 1(HIGH)에서 0(LOW)으로 변하는 시점까지의 시간을 말한다. 쉽게 설명하자면 tpHL (propagation delay high→low)이고, tpLH (propagation delay low→high)라고 생각하면 된다.
여기서 용어정리를 하자면 clock(클럭)은 컴퓨터의 CPU 또는 디지털회로가 일정한 속도로 작동하기 위해서는 일정한 간격으로 전기적 진동(pulse)을 공급 받아야 한다. 즉 CPU를 비롯한 컴퓨터의 모든 부품들은 특정한 신호에 맞추어 동작을 하는데, 이 특정한 신호를 가리키는 말이 바로 `clock`이라는 단어이다. 보통 한 신호 뒤에 다음 신호가 올 때까지의 간격을 한 단위로 잡으며, clock 스피드는 보통 Hz로 표시한다. Hz는 초당 몇 번의 신호가 있는지를 나타내는 단위이다. 즉 1초에 1번 작동하는 것을 1Hz라고 한다. 예를 들어 75MHz라면 초당 7천 5백만 번의 사이클로 0과 1의 디지털 신호를 발생한다는 것을 의미한다. clock은 기본적으로 메인보드에 장착되어 있는 clock 발생기에서 만들어 내는데, 클럭 수가 높을수록 컴퓨터의 처리 속도가 빠르다는 것을 의미한다.

참고 자료

없음