기본 논리 게이트 설계 실험 예비보고서

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전기전자기초실험
기본 논리 게이트 설계 실험 예비보고서입니다.

목차

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본문내용

① 게이트들을 트랜지스터로 어떻게 구현하는지 알아보시오.
<트랜지스터2개와 저항3개의 AND 게이트> <트랜지스터2개와 저항3개의 OR 게이트>

⇒ 왼쪽의AND게이트는 두 입력 모두에 동작 전압이 인가된 경우에만 출력이 HIGH가 된다. 두 입력이 on 상태가 되면 각 트랜지스터의 컬렉터와 이미터 사이는 단락회로로 볼 수 있다. 그러면 5V의 전원과 출력 사이에 직접적인 경로가 생성되며 따라서 출력에 HIGH 혹은 1상태가 만들어 진다.
⇒ 오른쪽의 OR게이트의 회로도는 A와 B 모두 낮은 전압 혹은 0V의 전압 입력을 인가한다면 두 트랜지스터는 꺼지고 각 트랜지스터의 컬렉터와 이미터 사이는 개방 회로로 근사할 수 있다. 만약 두 트랜지스터의 컬렉터와 이미터 사이를 개방회로로 대체하면 공급 바이어스 5V와 출력 사이에는 어떤 연결도 존재하지 않는다. 그 결과 3.3k옴의 저항에는 전류가 흐르지 않는다. 그러므로 출력은 0V가 되며 또는 LOW상태라고 말할 수 있다.
⇒ Not gate는 1이 들어오면 0으로 바꿔주고, 0이 들어오면 1로 바꿔준다. Vin에 전류가 들어오면 Base에 연결되어 Emitter와 collector 사이의 회로가 열리고 병렬 연결된 Vout에는 전류가 흐르지 않는다. 반대로는 Base에 전류가 들어오지 않아 Emitter와 Collector 사이에 회로가 닫히고, Vout으로 들어가게 된다.


② XOR 게이트를 최소의 2입력 AND, OR, NAND, NOR, NOT 등을 이용하여 구현해 보시오.
③ TTL, ECL, MOS, CMOS에 대하여 조사하시오.
④ 카르노 맵을 이용하여 진리표를 부울 대수 방정식으로 만드시오.
➄ 전 뺄셈기와 반 뺄셈기의 부울 대수 방정식을 만드시오.

참고 자료

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