기억소자(래치와 플립플롭) 회로

소개글

전자공학=래피와 플립플롭

목차

1.제목

2.목적

3.이론및 실험원리

4.실험장치

5.실험방법

본문내용

1. 목적
2진 기억소자의 핵심이 되는 래치(Latch)와 플립-플롭(Flip Flop:FF)은 입력의 현재 조합 과 선행된 입력에 의해 출력이 결정되게 되는 Sequenyial 논리 회로의 개념을 실험적으 로 확인한다. Latch와 FF의 차이점을 이해하고, 클록에 의한 타이밍 개념을 파악한다.
2. 이론 및 관련원리
쌍안전(Multivibrator 회로는 비트를 저장하거나 timing 시간을 제공하기 위한 계수기로 사용 된다.
1) 이진 기억 소자(Binary Memory Emementy)
A. R-S Latch : 쌍안정 상태를 갖는 소자
R = Reset input
S = Set input
기본 RS Latch 논리기호
(NOR 게이트 사용)
※ 주의 1) NOR 게이트 사용할시 R, S 입력은 논리 HIGH 일 때 Enable 된다.
2) NAND 게이트 사용할시 R, S 입력은 논리 LOW 일 때 Enable 된다.
RACE 조건
기본 RS Latch 입력이 둘 다 논리 HIGH 에 있다가 동시에 RS Latch 입력을 둘 다 논리 LOW로 SET 하면 RACE 조건이 발생한다. RACE 조건이 발생하면 Q의 출력 상태를 예측 하기 불가능하다.
Enable을 갖는 RS Latch
Enable = HIGH 로 SET 됐을 EO만 Latch의 출력이 변한다.
S, R 입력은 HIGH에 의해 Enable 된다.
B. D Latch 와 D FF
D Latch / D-FF : 한 개의 입력단자를 갖는 쌍안전 메모리 소자.
Latch : 적절한 논리 레벨이 “Envble" 단자에 존재할 때 입력단의 데이터 변화가 출력단으 로 전달된다. 즉 Latch 가 Enable 되면 출력(Q)은 입력에 따른다.
Flip - Flop : CLK 입력의 적절한 “edge"(논리 HIGH에서 LOW 로의 변이)가 발생하면 입 력 단에 있는 Data 가 출력 단에 전달된다.
C. JK Flip-Flop

참고 자료

없음