Energy Efficient Design of SoC Interconnect. 저전력 SOC 디자인 설계. Micro network protocol design.

목차

1.Introducion

2.Micro Networks: Architectures and Protocols
Physiclal Layer, Data Link, Network, and Transport Layer, Software Layers

3.Energy Efficient Micro Networks Design
Physical Layer, Data Link Layer, Network Layer

본문내용

Introduction (1)
SoC 의 시스템 설계 기술은 대규모 집적기술과 소형의 트랜지스터 기술에 밀접한 영향을 받음
SoC 기술은 많은 임베이드 응용분야에 사용되며, 동작의 신뢰성과 저전력 구동력이 가장 중요한 성능지표
SoC를 구성하는 processors, controllers, memory의 자원은 항상 재사용 될 수 있어야 함
시스템 내에서 각 파트 사이의 통신 계획은 필수적인 요소
칩 안에서의 통신은 전체의 시스템에 대한 신뢰성과 에너지 소비에 걸쳐 넓은 영향력을 가짐
기술개발의 추세는 집적밀도와 동작클럭을 높이는데 주력, 하지만 두 동작은 모두 높은 소비전력의 가장 큰 원인
미래의 시스템은 시스템의 신뢰성과 에너지 소비 사이의 균형을 주 타겟으로 함
Introduction (2)
SoC의 각 파트는 물리적인 연결을 통해 데이터 통신을 하며, chip size의 차와 wires의 지연에 의해 항상 딜레이를 갖음
GALS : globally asynchronous locally syncronous
소비전력을 낮추기 위해 낮은 구동전압을 사용하게 됨에 따라, 신호의 세기가 1볼트 이하의 logic swing이 사용됨
Eletric noise due to cross talk
Eletro magnetic interference
Radiation induced charge injention
Gates, Memory cell의 소형화는 에너지 효율에 비선형적인 관계
데이터의 유지보다 각 파트간 통신 (global)에 사용되는 소모에너지가 더 커지게 되며, 이의 최소화가 관건
Introduction (3)
SoC를 구성하는 각 파트의 데이터 이동에 따른 구조를 Micro network stack이라 명함
Physical Layer
Global wires는 물리적 통신채널
고속/초단파의 사용으로 기술 발전
Rail to rail 방식은 on chips 기술에 부적합
보다 작은 전압스위을 이용한 신호처리
Packet 기반의 데이터 전송
Error correcting code 기술 사용
Data link, Network, Transport Layer (1)
Data link

참고 자료

없음