디지털회로 [ 반가산기, 전가산기, 반감산기, 전감산기 _ 사전 ]

목차

3. 반가산기, 전가산기, 반감산기, 전감산기

-실험목적

-이론
Half adder
Full adder
Half Subtracter
Full Subtracter

-실험방법

-실험시뮬레이션

본문내용

◉ 실험목적
연산 회로의 기본인 가산기, 감산기의 구조를 이해하고, 기본 게이트들을 사용해 가산기와 감산기를 구성한 후 동작 특성을 확인하고, 측정한다.

◉ 이론
1. Half Adder
 한자리수 A와 B를 합할 때 발생되는 결과는 A와 B의 합과 다음 자리의 자리 올림수(Carry)가 된다(예를 들면 아래와 같다). 반가산기는 어려 비트의 덧셈 기를 구현할 때 최하위 비트의 가산기에 해당한다.

1 A
+ 1 B
1 0  1 : 자리올림 수 (Carry)
0 : 합 (Sum)

위와 같은 계산을 하기 위한 합(S)과 자리올림수(C)의 논리식은

S = A´B + AB´ = A ⊕ B
C = A⋅B

로 나타내며, 기호와 진리표 그리고 회로는 다음과 같다.
HA
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1

A C

B D









2. Full Adder
 한자리수 A와 B, 그리고 자리올림수를 합할 때에 사용되는 것으로 결과는 A와 B의 합(S)과 자리올림수(Carry)가 된다. 전 가산기는 여러 비트의 덧셈 기를 구현할 대 최하위 비트를 제외한 나머지 비트들의 가산기에 해당한다.

1 자리올림수
1 A
+ 1 B
1 1  1 : 자리올림 수 (Carry)
1 : 합 (Sum)

위와 같은 계산을 하기 위한 합(S)과 자리올림수(C)의 논리식은



Sn = A`nB`nCn-1 + A`nBnC`n + AnB`nC`n-1 + AnBnCn-1
Cn = An⋅Bn


로 나타내며, 기호와 진리표, 회로도는 다음과 같다.
A
B
Cin
S
Cout
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1

FA

A S

B

CIN COUT













3. Half Subtracter
 반감산기는 두 개의 입력 신호를 받아 뺀 후 차(D)와 상위비트의 빌림수(B)를 발생하는 회로이다. 진리표와 논리식, 회로도는 다음과 같다.
A
B
D
BO
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0

참고 자료

없음