디지털회로 [ 7-세그먼트디코더, 쉬프트 레지스터,업-다운카운터, 각종 카운터 _ 사전 ]

소개글

◉ 실험목적
이번 실험의 목적은 Verilog HDL을 사용한 회로 설계 방법과, Quartus, FPGA 사용법을 익혀 7-세그먼트 및 각종 카운터를 설계, 동작해보는 것이다.

각 회로에 대한 verilog coding 포함

목차

7-세그먼트디코더, 쉬프트 레지스터,업-다운카운터, 각종 카운터

-실험목적

-이론
1. 7-세그먼트 디코더
 7-세그먼트 Verilog HDL 소스 코드

2. 쉬프트 레지스터
 쉬프트 레지스터 Verilog HDL 코드

3. 업-다운 카운터
 업-다운 카운터 Verilog HDL 코드

4. BCD 카운터
 BCD 카운터 Verilog HDL 소스 코드

5. 모듈러 카운터
 모듈러 카운터 Verilog HDL 소스 코드

본문내용

◉ 실험목적
이번 실험의 목적은 Verilog HDL을 사용한 회로 설계 방법과, Quartus, FPGA 사용법을 익혀 7-세그먼트 및 각종 카운터를 설계, 동작해보는 것이다.

◉ 이론
1. 7-세그먼트 디코더
7-세그먼트는 0에서 9까지의 숫자를 표시하기 위해 만들어진 소자로 막대모양의 LED(Light Emitted Diode) 7개를 8자 모양으로 배열시키고 각 LED에 불을 켜거나 끔으로서 10진 숫자를 표시한다.
세그먼트의 구조는 실험5에서 했듯이 아래와 같고 그 옆에 진리표도 나타내었다.

7-세그먼트 Verilog HDL 소스 코드
-아래는 7-세그먼트 진리표를 Verilog HDL로 표현한 것이다.

2. 쉬프트 레지스터
 2진 정보를 왼쪽으로 또는 오른쪽으로 이동 시킬 수 있는 레지스터를 쉬프트 레지스터라 한다. 쉬프트 레지스터의 구조는 하나의 플립플롭의 출력이 다음 플립플롭의 입력에 종속 연결된 형태로 되어 있다. 모든 플립플롭은 동일한 클럭 펄스로 동작하는데, 이것은 한 단계에서 다음 단계로 이동을 일으키는 역할을 한다.

참고 자료

없음