전가산기(회로, VHDL)

소개글

전가산기 입니다.
자세한 설명과 회로도와 VHDL이 있습니다.

목차

■ 문제 개요
■문제분석 및 풀이방법
■ 소스 및 주석
■ 실행화면
■ 느낀점 및 토론

본문내용

■ 문제 개요
전가산기(Full adder)를 maxplus2 프로그램에서 VHDL을 이용하여 회로도를 나타내고, 시뮬레이션 결과를 보여라.
■문제분석 및 풀이방법
디지털 회로를 사용하여 2진수를 더하기 위해서는 한꺼번에 3개의 입력값을 더하는 회로가 필요한데 이 회로를 전가산기(Full adder)라고 한다. 전가산기는 3개의 입력값을 더하여 합(sum)과 자리올림수(carry)의 출력이 발생한다.
▶전가산기(Full adder)의 논리식
논리식은 위의 K-map을 이용하면 쉽게 구할수 있다.
S = X`Y`Z + X`YZ` + XY`Z` + XYZ
C = XY + YZ + XZ
전가산기의 논리식은 이와 같다. 하지만 반가산기를 이용하여 전가산기를 설계할수도 있다. 먼저 다음과 같이 논리식을 변형한다.
S = X`Y`Z + X`YZ` + XY`Z` + XYZ
= (X`Y` + XY)Z + (X`Y + XY`)Z`
= (X⊕Y)`Z + (X⊕Y)Z`
= X⊕Y⊕Z

C = XY + YZ + XZ
= X`YZ + XY`Z + XYZ` + XYZ
= (X`Y + XY`)Z + XY(Z` + Z)
=(X⊕Y)Z + XY
따라서 전가산기는 2개의 반가산기와 1개의 OR게이트를 이용하여 완성할수 있다.

참고 자료

없음