쿼터스로 만든 각종 LOGIC 회로, 가산기, 감산기, ALU, 369게임기, MUX, StopWatch, RAM Memory
- 최초 등록일
- 2008.06.15
- 최종 저작일
- 2007.11
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소개글
쿼터스로 만든 각종 LOGIC 회로, 가산기, 감산기, ALU, 369게임기, MUX, StopWatch, RAM Memory
목차
논리 설계 실험 결과보고서[4비트 ALU 설계 및 구현]
3.6.9게임을 H/W로 구현하기
6장에서 설계한 ALU를 이용하여 X-Y(Substractor) 기능 추가하기
2-To-1 Multiplexer를 SOP / POS / 3-state buffer로 구성하기
본문내용
2-To-1 Multiplexer를
SOP / POS / 3-state buffer로 구성하기
2. 결론 및 검토
동일한 Input들에 의해 동일한 Output이 나오는 회로를 여러 가지 방법으로 구성할 수 있음을 확인하였다. 각 구현 방법에 따른 Input Gate의 수는
(1) SOP : 6
(2) POS : 10
(3) 3-state buffer : 3
이고, 결국 회로의 비용면으로 보았을 때 3-state buffer를 사용한 회로가 가장 경제적인 회로라고 볼 수 있겠다. 그러나 3-state buffer 구현에 있어서 Wire를 게이트 없이 Connecting한 부분은 복잡한 회로의 구성에서 위험적인 요소를 제공할 수 있기 때문에 decoder등의 다른 게이트를 사용해서 연결해 주면 좀 더 안전한 회로 구성이라 볼 수 있겠다.
Propagation Delay의 경우에는 모든 회로가 동일한 값을 가지는 것으로 나왔다. Propagation Delay는 전기적 신호가 1↔0( ex) 5V↔0V )을 오고 갈 때 물리적으로 생기는 지연시간을 뜻하고 그림으로 표시하면 와 같다. 물리적인 지연시간은 신호가 들어가서 변형되어 나오는 부분이 가장 많이 생기는 경우에 가장 길것이고 이는 Gate를 가장 많이 지나는 POS 방식의 회로가 Propagation Delay가 가장 클 것으로 예상 되었으나 3가지 방법 모두 같은 Propagation Delay 값이 나와서 왜 그런지에 대한 궁금증이 생겼다.
참고 자료
없음
압축파일 내 파일목록
2-4-8bit 가산기(low level K-MAP 방식) - 4th/2bit.zip
2-4-8bit 가산기(low level K-MAP 방식) - 4th/KSW.zip
4bit-8bit 가산기(Lookahead 방식) - 5th/CLA4.bdf
4bit-8bit 가산기(Lookahead 방식) - 5th/CLA4.bsf
4bit ALU - 6th/ALU완성.zip
4bit ALU - 6th/[23조]실험보고서ALU.hwp
4bit 가산기 - 2th/4bit.zip
369게임/369.zip
369게임/8주차 결과보고서(리플).hwp
369게임/369Ripple/369.zip
ALU+SUB - 7th/4bit ALU - 7th.zip
ALU+SUB - 7th/실험7-ALU+SUB.hwp
MEMORY/16X4MEMORY완성.zip
MEMORY/ALU-MEMORY.zip
MEMORY/REGfile완성.zip
MEMORY/Single-Cycle-Computer.zip
Mux - 3rd/3장 결과레포트.hwp
Mux - 3rd/mux(2).zip
StopWatch/StopWatch.zip