[디지털시스템] Project2 보고서 VHDL을 이용한 Digital Clock Mode Generator (소스포함)

소개글

이번 실습에서는 digital clock chip 에 있어 사용되는 mode generator 를 VHDL(VHSIC
Hardware Description Language)로 설계한다.

목차

1 Introduction

2 Problem Statement
2.1 Describe what the problem is.
2.2 Describe how you do solve the problem.
2.2.1 MODE_GEN 의 상태표
2.2.2 MODE_GEN 의 STATE DIAGRAM 6
2.2.3 MODE_GEN 의 TIMING DIAGRAM

3 Implementation
3.1 설명된 내용을 바탕으로 M ODE_GEN 을 설계한다.
3.2 주어진 테스트 벤치 코드를 이용하여 설계한 MODE_GEN 가 동작하는지 확인한다.

4 Result

5 Conclusion & Evaluation

6 Source Code (with suitable comments)
6.1 VHDL CODE
6.2 TEST BENCH CODE

본문내용

1 Introduction
이번 실습에서는 digital clock chip 에 있어 사용되는 mode generator 를 VHDL(VHSIC
Hardware Description Language)로 설계한다.
2 Problem Statement
2.1 Describe what the problem is.
Digital Clock Chip 에서 사용되는 MODE_GEN 을 설계하고자 한다. 일반적인
전자시계의 경우 특정 버튼을 누르게 되면 시간이나 날짜, 스톱워치나 시간이나 날짜
변경 등을 할 수 있다. 그러한 기능을 구현하기 위해 이번 실습에서는 3 개의 버튼을
가정하고 그 버튼을 누를 때마다 MODE 가 바뀌도록 구현하여 이 변화를 다른 모듈에
알려주는 MODE GENERATOR 를 VHDL 로 설계해야 한다.
2.2 Describe how you do solve the problem.
버튼은 총 3 개로서 SW1, SW2, SET 이라고 이름 붙인다.
- SW1 은 4 개의 MODE(TIME, DATE, WEEK, TIMER)를 선택한다.
- SW2 는 SW1 로 선택된 MODE 에 따라 3 가지 또는 2 가지 내부 MODE 를 선택한다.
- SET 은 SW1 으로 선택된 MODE 내에서 다시 SW2 로 세부 MODE 를 선택하면 시간,
분, 월, 일 및 요일 등의 값을 증가시켜 수정이 가능하게 한다.

참고 자료

없음