논리실험 (패리티 발생기와 검사기)

소개글

패리티 발생기와 검사기에 대한 이론 소개

목차

◈제목
◈실험 목적
◈이론
1. 패리티 발생기
2. 패리티 검사기
◈실험 방법
◈Reference

본문내용

◈제목
- 패리티 발생기와 패리티 검사기

◈실험 목적
(!) 패리티 발생기(Parity Generator)와 패리티 검사기(Parity checker)의 제약 조건과 쓰임, 동작을 설명할 수 있다.
(2) 홀수나 짝수 패리티(Even or Odd Parity)를 가진 2진수를 확인할 수 있다.
(3) 실험을 통하여 주어진 2진수로서 회로를 구성할 수 있다.

◈이론
- 통신 매체를 이용하여 2진 정보를 전송하는 경우 외부 잡음에 의하여 1이 0으로, 혹은 0이 1로 바뀔 수 있다. 따라서 정보를 전송하는 경우, 발생할 수 있는 오류를 탐지하기 위한 방법인 오류 탐지 코드가 필요하다. 탐지된 오류는 단지 오류가 있음을 나타내는 것이며, 정정될 수는 없다. 만일 탐지한 오류를 정정하고 싶으면 오류 정정 코드를 사용하여야 한다. 이러한 전송 오류에 대처하는 방법은 오류의 발생빈도를 파악하여, 그 빈도가 작으면 오류 탐지 시 그 정보를 재전송하여 해결한다.
패리티 검사란 2진 정보의 전송 시 발생하는 오류를 탐지하기 위하여 사용하는 기법이다. 패리티 비트는 2진 정보와 함께 전송되는 여분의 비트로서, 전송되는 정보의 1의 개수를 홀수 또는 짝수개로 만들어 준다. 패리티 비트를 포함한 정보가 전송되면, 수신측에서는 수신한 정보의 오류를 검출하기 위해 패리티 비트를 검사한다. 검사된 패리티 비트와 수신된 패리티 비트가 서로 다르면 수신한 정보에 오류가 있다고 판정한다.
정보를 송신하는 측에서 패리티 비트를 만드는 회로를 패리티 발생기(Parity generator)라 하며, 수신측에서 패리티를 검사하는 회로를 패리티 검사기(Parity checker)라고 한다.

1. 패리티 발생기
홀수 패리티 비트를 이용하여 3비트의 정보를 전송하는 경우를 생각해보자. 3비트 홀수 패리티 발생기에 대한 진리표는 표 5-9와 같다.

참고 자료

- 최신 디지털 논리 회로 설계 / 안계선 저 / 21세기사