논리설계실험 chap02 가산기설계

소개글

VHDL를 이용한 가산기설계 레포트

목차

1. Introduction
2. Problem Statement
3. Implementation
4. Result
5. Conclusion & Evaluation
Source Code (with suitable comments)

본문내용

Introduction
단일 논리게이트 조합으로 이루어진 복합 회로(감/가산기)를 설계해본다.
- XOR, AND, OR 게이트 이용
- 감산기, 가산기 등의 산술 연산기 설계
COMPONENT를 이용하여 설계해본다.
- component 선언
- component의 형식이름과 실제이름을 결합시킴
Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다.
- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal을 확인

Problem Statement

4-bit Full adder/subtractor Cont`d (4비트 가/감산기 설계)
- FA 4개를 이용하여 4비트 가산기/감산기
-2·s complement를 이용한 가/감산기 설계
▶음수일 때 (M=1)과 XOR를 이용
-Mode 입력에 따라 덧셈, 뺄셈의 연산을 결정
▶ M=0 이면 덧셈, M=1이면 뺄셈
- 입력 : x ("0000"), y ("0000"), ci, m
- 출력 : s("0000"), co
▶ std_logic_vector (3 downto 0)를 이용하여 쉽게 4자리의 signal 선언 할 수있다.
- Testbench를 직접 작성하여 다음과 같은 Simulation 값을 얻는다.
▶ Testbench에서 input value를 정하여 ModelSim Simulator를 통해 signal을 구한다.

참고 자료

없음