[VHDL] 클럭 입력을 갖는 D 플립플롭(D-FF)

소개글

디지털 회로 설계중 순차회로인 D-플립플롭에 대한 설계입니다. 본 D-플립플롭은 D, CLK 입력을 갖고, Q 출력을 갖습니다.

목차

1. 이론
1) D 플립플롭
2) D 플립플롭의 기호
3) D 플립플롭의 진리표

2. VHDL Source

3. 시뮬레이션 결과

4. RTL View

5. 개발 환경

6. 참고 자료

본문내용

1. 이론
1) D 플립플롭
S-R이나 J-K 플립플롭과는 달리, 이 플립플롭은 오직 하나의 동기식 제어 입력 D를 갖는다. 여기서 D는 데이터(data)를 의미한다. D-플립플롭의 동작은 매우 간단하다. Q는 PGT(상승천이)의 CLK 입력이 발생하였을 때, D 입력의 상태와 같은 값을 출력한다. 다시 말해서, PGT가 발생하는 순간의 D 논리 값이 플립플롭에 저장되는 것이다.
PGT D-플립플롭은 PGT의 CLK 입력이 발생했을 때, Q가 변하고 NGT D-플립플롭은 NGT(하강천이)가 발생했을 때, Q가 변하게 된다. NGT D-플립플롭은 NGT가 발생했을 때, D가 Q로 전송되는 것을 제외하고 앞에서 기술한 것과 같은 방법으로 동작한다. NGT D-플립플롭의 기호는 CLK 입력 단에 방울로 표시한다.

참고 자료

『디지털 시스템 10th』로널드 토시 외, Pearson