주파수 합성이 가능한 PLL(Phase Locked Loop) 설계.

소개글

논문을 쓰기위해 준비과정으로 주파수 합성이 가능하도록 divider를 이용한 PLL 설계 입니다.
이 보고서에는 PLL 전반에 관한 내용과 cadence로 schematic과 simulation, Layout 을 모두 설계하였으며 정확한 결과값 추출을 이끌어 냈습니다.
실제 칩 사진도 있고, 여러 논문과 참고문헌을 통해 작성되어 PLL 공부에 도움이 될것이라 생각합니다.

목차

I. 서론

II. PLL(Phase Locked Loop) 설계 .
2.1 PLL의 구성
2.2 PLL의 동작 원리
2.3 PLL의 구성요소 설계

III. PLL Layout 및 TEST
3.1 레이아웃 과정 및 결과
3.2 TEST 과정

본문내용

I. 서 론

1.1 배경 및 필요성

최근 CMOS 공정의 최소 크기가 0.13㎛ 또는 그 이하로 줄어듦에 따라 디지털 회로는 칩 면적, 공급전압과 전력소모가 크게 감소하는데 비해 외부 인터페이스 회로와 아날로그 회로는 공급전압이 대체로 3.3V 수준의 비교적 큰 값에 머무르고 있다. 또한, 최소 크기도 그다지 줄어들지 않아 칩 면적과 전력소모가 크게 감소하지 않고 있다. 이러한 단점을 개선하기 위해 아날로그 CMOS 회로설계 연구가 현재 활발하게 진행되고 있다.

그 중 하나인 위상동기 회로(Phase Locked Loop)는 통신, 무선 시스템, 디지털 회로, 그리고 디스크 드라이브 등의 응용 영역에서 광범위하게 사용되고 있으며, DLL(Delay Locked Loop)과 더불어 대표적인 클럭 생성 회로이다.

PLL의 주요 기능으로는 FM변조와 주파수 합성(Frequency synthesis), 주파수 체배를 통한 클럭 생성, Deskew 등이 있으며, 이에 따라 각종 통신장치나 텔레비전 수신기나 VLSI 칩들의 클락 신호 동기화 등의 목적으로 통신시스템에서 가전제품까지 광범위하게 사용되고 있다. 특히 RF회로에서 주파수를 복원할 때 이용하는 주파수 합성기에서 PLL이 이용되는 경우, 수백MHz 이상의 주파수가 합성될 수 있고 노이즈를 줄일 수 있다는 이점이 있어 많이 이용되고 있다.

PLL은 DLL과 비교해 칩 면적을 많이 차지하고, 위상 잡음이 축적되어 설계가 까다로운 단점이 있으나, 주파수 합성에 의한 다양한 클럭 생성이 가능하고 CDR(Clock Data Recovery)이 쉬운 장점으로 인하여 널리 쓰이고 있다. 특히 최근에 칩의 동작속도가 수 GHz를 넘어섬에 따라 앞으로 고성능 시스템의 설계에 있어서 필수적인 회로로써, IC 설계 기술의 발전과 더불어 그 응용 분야도 더욱 넓어지리라 생각된다.

참고 자료

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