Verilog 및 Quartus II를 이용한 논리회로 설계 실습 5-예비,결과 보고서

소개글

실험5 예비보고서
1) NAND gate를 이용하여 S-R latch를 구현하고, 이를 이용하여 D latch 및 master-slave D F/F을 구현하시오
2) 3개의 S-R latch를 사용하여 asynchronous clear 입력이 있는 D F/F을 구현하고, 이를 이용하여 T F/F을 구현하시오
3) JK F/F을 이용하여 다음과 같은 pattern으로 counting하는 counter를 설계하시오.
001⇒010⇒110⇒111⇒100⇒101⇒011⇒000⇒001
4) D F/F을 이용하여 synchronous parallel load 기능이 있는 4-bit shift register를 설계하시오.

실험5 결과보고서
S-R Latch
D Latch
master slave D F/F
3개의 S-R latch를 사용한 asynchronous clear 입력을 가진 D F/F
Counter
D F/F을 이용한 synchronous parallel load 기능이 있는 4-bit shift register
<고찰>

목차

1) NAND gate를 이용하여 S-R latch를 구현하고, 이를 이용하여 D latch 및 master-slave D F/F을 구현하시오.
2) 3개의 S-R latch를 사용하여 asynchronous clear 입력이 있는 D F/F을 구현하고, 이를 이용하여 T F/F을 구현하시오.
3) JK F/F을 이용하여 다음과 같은 pattern으로 counting하는 counter를 설계하시오.
4) D F/F을 이용하여 synchronous parallel load 기능이 있는 4-bit shift register를 설계하시오.

본문내용

1) NAND gate를 이용하여 S-R latch를 구현하고, 이를 이용하여 D latch 및 master-slave D F/F을 구현하시오.
위 작성한 진리표를 이용해 회로를 구성하면 다음과 같다.
S-R Latch
아래는 위 회로를 다음과 같은 신호를 주어 Simulation한 Waveform이다.
위 결과를 토대로 S-R Latch의 동작특성을 살펴보면 S(set) = 1, R(reset) = 0 Q = 0 이라면 차기상태의 출력(Q+)가 1이 되며, S = 0, R = 1이라면 현재 상태와 상관없이 차기상태의 출력은 0이 된다.


위에서 구현한 S-R Latch를 바탕으로 D latch를 구현하면 다음과 같다
D Latch

G가 1일 때만 동작하며 D latch는 동작하지 않는다. 즉, 동작은 G=1이면 Q는 D의 값을 따라가고, G=0이면 Q는 이전의 D값을 유지한다.

< 마스터슬래이브 D F/F >
master slave D F/F
타원부분이 하나의 D latch이다. Clock과 D latch두개로 구성되어 있다.

실험 메뉴얼에는 두 번째 D latch의 Clock에 인버터가 있는데 그렇게 설계를 하면 하강에지에서 동작하는 D F/F이 된다. 그래서 인버터를 처음 D latch의 Clock에 붙여 주었다.

참고 자료

없음