VHDL을 이용한 디지털 시계 설계

소개글

보고서 총 4부(총 75 페이지) + 각각의 소스파일 + 시뮬레이션 결과 그림파일
모델심을 이용하였으며,
총 4단계로 제작되었습니다.
1~3 단계는 시계 동작에 필요한 시간 생성, 시간 흐름, 날짜 흐름, 등의 블록을 만들었고,
마지막 4단계에서 지금까지 만든 블록을 하나로 합쳐서 최종적인 시뮬레이션을 진행하였습니다.
4개의 폴더에 각각의 소스 파일 및 레포트(HWP)파일이 저장되어있습니다.
모든 소스는 제가 직접 코딩하였습니다.( 프로젝트시 초기에 주어지는 기본 코딩 제외 )
또, 보고서에 상세한 주석 처리로 초보자 분들도 쉽게 알 수 있도록 되어있습니다.

*참고사항

본 레포트는 시뮬레이션까지만 진행된 것입니다.
하드웨어에 다운로딩하여 실제 구동되는 부분에 대해서는
정확한 답변을 드리기가 힘들 것 같습니다.

목차

1. Introduction
2. Problem Statement
① 실습과제
② 설계방법
3. Implementation
4. Result
5. Conclusion & Evaluation
6. Source Code (with suitable comments)

본문내용

1. Introduction
VHDL(VHSIC Hardware Description Language)을 이용하여 디지털 시계를 설계하기 위한 첫 번째 수행 단계로써 7-SEGMENT의 동작원리에 대해서 이해하고 VHDL을 이용한 7-SEGMENT 제어 방법을 익히는 것이 이번 실습의 목표입니다. 이 실습 과제를 통하여서 7-SEGMENT의 동작원리를 이해하며, 첫 번째 실습인 만큼 비교적 간단한 VHDL 설계를 통하여 앞으로 있을 복잡한 설계과정에 있어서 도움이 될 수 있는 기초적인 것들을 습득할 수 있을 것입니다.

2. Problem Statement
① 실습과제
BCD Code (Binary Coded Decial Code) 를 7-SEGMENT로 출력하는 것이 최종 목표입니다. 입력은 4bit의 이진수로 들어오고, 출력은 7bit의 이진수로써 7-SEGMENT를 동작시킵니다. 입력은 0~9사이에서만 발생하며 그 외의 값에 대해서는 0을 출력합니다. 또한 7-SEGMENT는 1을 출력 했을때 점등이 되는 캐소드 커먼형을 사용한다고 가정합니다.

② 설계방법
1. BCD코드에 따른 7-SEGMENT의 출력을 이해합니다. 7-SEGMENT의 각각의 LED에는 지정된 이진코드가 있으며 그 관계는 다음의 표와 같습니다.

2. VHDL 코딩에 있어서 설계해야 할 부분은 우선 입력 4bit에 따라서 출력 7bit를 어떠한 방식으로 할당할 것인가를 결정해야 하며, 적절한 방법을 결정한 후 Truth Table에 따라 출력을 인가하게 됩니다. 문제에서는 case문으로 지정되어 있으므로 case문을 이용하여 설계를 합니다.
3. 시뮬레이션에 있어서는 주어진 test bench를 이용합니다. 130ns까지 Run을 하여서 출력 파형을 관찰합니다. test bench에는 입력에 따른 출력값들이 설정되어 있으며 시뮬레이션 결과를 통하여 설계상의 오류를 찾아 낼 수 있습니다. 실습시간에 배운 시뮬레이션 모드로 전환, 파형추가, Run 등을 통하여 위의 과정들을 수행할 수 있습니다.

참고 자료

없음

압축파일 내 파일목록

프로젝트_1/led_dr.vhd
프로젝트_1/led_dr_tb.vhd
프로젝트_1/프로젝트_1.hwp
프로젝트_2/mode_gen.vhd
프로젝트_2/mode_gen_tb.vhd
프로젝트_2/프로젝트_2.hwp
프로젝트_3/date.vhd
프로젝트_3/date_tb.vhd
프로젝트_3/time.vhd
프로젝트_3/timer.vhd
프로젝트_3/timer_tb.vhd
프로젝트_3/time_tb.vhd
프로젝트_3/week.vhd
프로젝트_3/week_tb.vhd
프로젝트_3/프로젝트_3.hwp
프로젝트_4/date.vhd
프로젝트_4/dclock.vhd
프로젝트_4/dclock_tb.vhd
프로젝트_4/divider.vhd
프로젝트_4/divider_tb.vhd
프로젝트_4/led_dr.vhd
프로젝트_4/mode_gen.vhd
프로젝트_4/selector.vhd
프로젝트_4/selector_tb.vhd
프로젝트_4/time.vhd
프로젝트_4/timer.vhd
프로젝트_4/week.vhd
프로젝트_4/프로젝트_4.hwp
프로젝트_4/결과파형/divider_transcript.jpg
프로젝트_4/결과파형/divider_wave.jpg
프로젝트_4/결과파형/d_clock_transcript_1.jpg
프로젝트_4/결과파형/d_clock_transcript_2.jpg
프로젝트_4/결과파형/d_clock_transcript_3.jpg
프로젝트_4/결과파형/d_clock_wave_1.jpg
프로젝트_4/결과파형/d_clock_wave_2.jpg
프로젝트_4/결과파형/d_clock_wave_3.jpg
프로젝트_4/결과파형/selector_transcript.jpg
프로젝트_4/결과파형/selector_wave_1.jpg
프로젝트_4/결과파형/selector_wave_2.jpg
프로젝트_4/결과파형/selector_wave_3.jpg

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