"adder" 검색결과 181-200 / 1,218건

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  가산기(adder)예비보고서 입니다

  예비 보고서Adder(가산기)1. 실험 제목-가산기 예비보고서2.

  리포트 | 5페이지 | 1,000원 | 등록일 2009.05.15

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  아주대 논리회로실험 실험결과3 가산기와 감산기(Adder & Subtractor)

  한 비트 씩 계산된 반가산기와는 달리 한 비 트 더 계산을 할 수 있었다.실험 5 : 2-bit parallel adder와 2-bit serial adder를 구성한 뒤 각각의 입력에 ... 가산기와 감산기(Adder & Subtractor) 결과보고서● 실험 결과 분석실험 1 : 예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라.(0,0) 일때 Sum(0,1 ... 대한 출력을 측정하 고 결과 값을 확인하라.→ 실험하지 않았습니다.● 토의 및 고찰이번 실험은 가산기와 감산기 실험으로 Logic gates를 이용하여 가산기(adder)와 감산기

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  verilog coding을 이용한 Adder&Subtractor

  /Subtractor실험목표1. 4Bit Adder를 설계한다.2. 8Bit Adder/Subtractor를 설계한다.실험준비물Altera Quartus II 4.0 software ... , HBE-COMBO 보드배경지식1. 4Bit Adder2. 8Bit Adder/Subtractora. 8Bit Adderb. 8Bit SubtractorHaving an n-bit ... adder for A and B, then S = A + B.

  리포트 | 2페이지 | 1,000원 | 등록일 2009.05.07

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  논리결과-3-가산기와 감산기 (Adder & Substractor)

  가산기와 감산기 (Adder & Substractor)1. ... 실험목적Logic gates를 이용하여 가산기(adder)와 감산기(substractor)를 구성하여 동작을 확인해 보고 이를 통해서 디지털 시스템의 기본 요소인 가산기와 감산기의 ... 실험고찰이번 실험의 목적은 Logic gates를 이용하여 가산기(adder)와 감산기(substractor)를 구성하여 동작을 확인해 보고 이를 통해서 디지털 시스템의 기본 요소인

  리포트 | 5페이지 | 1,000원 | 등록일 2012.12.23

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  4bit adder, 7segment decoder 디지털회로실험보고서

  이루어 (A3A2A1A0/B3B2B1B0) 이 두수의 합을 4bit adder 설계 후 그 합을 7Segment에 표시한다.adder 마지막단의 Carry는 다이오드에 연결하여 4bit의 ... 4bit adder, 7segmet decoder실험보고서Subjectː디 지 털 회 로 실 험ProfMajorStudent No.NameDate실험이론8개의 스위치를 4개씩 한 조를 ... Adder 코딩후 7Segment dercoder 연결 후 브레드보드에서 모두 정상작동되는지 숫자의 합이 0~15,16이상을 주고 마지막단의 Carry가 다이오 드에 제대로 전달되는지

  리포트 | 14페이지 | 1,000원 | 등록일 2012.12.01

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  설계실습 10. 4-bit Adder 회로 설계

  입력의 논리 레벨에 따라 출력 결정10Undefined44-bit Adder (74LS83)4-bit Adder (74LS83)설계실습 계획(1) 전가산기(Full Adder)에 대한 ... 11. 12설계실습 10. 4-bit Adder 회로 설계아날로그 및 디지털 회로1목 차1부울 대수2디지털 시스템34-bit Adder (74LS83)4설계실습 계획2부울 대수부울 ... 대한 2-level 로직 회로8설계실습 계획(4) XOR gate를 이용하여 보다 간소화9설계실습 계획(4) XOR gate를 이용하여 보다 간소화10설계실습 계획(5) 4-bit Adder

  리포트 | 13페이지 | 1,000원 | 등록일 2010.11.12

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  [Flowrian] 8 Bit Adder 구조의 Verilog 설계 및 시뮬레이션 검증

  8 비트 가산기는 8 비트 이진수의 덧셈을 수행하는 모듈이다. 덧셈은 하단에서 올라오는 캐리 입력과 2개의 8비트 이진수 피연산자 (operand)를 입력받아 덧셈을 수행한 후에 8비트의 덧셈 합과 캐리를 출력한다.본 설계에서는 8개의 전가산기를 Ripple Carry..

  리포트 | 16페이지 | 2,500원 | 등록일 2011.09.04

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  VHDL을 활용한 4비트 Ripple Carry Adder(덧셈기) 프로젝트

  (1) 1bit-RCA Truth TablexiyicisiCout0*************00110110010101011100111111(2) SOPs canonical form① Si = ai'bi'ci+ai'bici'+aibi'ci'+aibici= (ai'bi'+a..

  리포트 | 7페이지 | 1,000원 | 등록일 2012.03.20

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  [VerilogHDL] CLA(Carry Look ahead Adder)를 이용한 16bit 고속 가산기 설계

  디지털설계CLA(Carry Look ahead Adder)를 이용한 16bit 고속 가산기 설계■ RCA(Ripple Carry Adder)? ... ■ 16bit Carry Look ahead adder 설계? ... 각각의 4bit adder는 Cat Carry Look ahead Adder operation 9~12bit sum and carryCLA_44 bit Carry Look ahead

  리포트 | 6페이지 | 2,500원 | 등록일 2013.05.25

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  vhdl 소스 16bit adder 시뮬레이션_이상없음

  full adder 를 이용한 16bit adder 입니다 full adder

  리포트 | 1,000원 | 등록일 2009.12.09

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  가산기와 감산기(adder & Subtractor)(결과보고서)

  -> 위 회로는 직렬가산기로써 한 개의 전가산기를 사용하여 만든 회로이다. 설계조건으로는 2bit를 사용해야 하는 것이므로 A와 B의 신호를 연속으로 2개의 값을 가해주었다. 아래는 몇가지 예제값을 집어넣은뒤 돌린 pspice 값이다.-> 일단 CLK값은 연속적으로(..

  리포트 | 6페이지 | 1,000원 | 등록일 2011.06.26 | 수정일 2015.12.26

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  4 Bit Ripple Carry Adder 제작 (VHDL)

  OR, AND, OR 게이트를 사용하여 Full Adder 제작.◆ Schematic Still Image- 4개의 full adder 사용.- 인풋은 4비트 짜리 InA, InB ... adder를 만든 후 4개를 이어서 제작.- 초기 carry는 ‘0’을 입력.- 최종 carry는 Overflow 포트로 출력.-- ::: full_adder.vhd :::- exclusive ... ◆ Title : 4 Bit Ripple Carry Adder 제작◆ VHDL Code-- ::: micro_01.vhd :::- component 를 이용하여 하나의 1비트 full

  리포트 | 4페이지 | 1,000원 | 등록일 2008.12.26

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  중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (결과) 설계실습10-(4-bit Adder 회로 설계)

  (A) 본 설계실습에서 무엇을 하였으며 그 결과는 어떤가? 수치를 포함하여 요약한다. 본 실험은 조합논리회로의 설계방법을 기본으로 조합논리회로를 설계하는 것을 기본으로한다. 결과 값은 0.2%이하의 오차를 기록하며 예상 값과 매우 일치하게 나왔다.(B) 설계실습계획서에..

  리포트 | 3페이지 | 1,000원 | 등록일 2017.12.17

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  [예비]4-bit Adder 회로 설계

  설계실습 10. 4-bit Adder 회로 설계1. 목적조합논리회로의 설계 방법을 이해하고, 조합논리 회로의 한 예로 가산기 회로를 설계한다.2. ... input AND gate (74LS08) 5개Quad 2 input OR gate (74LS32) 5개Quad 2 input XOR gate (74LS86) 2개4-bit binary adder

  리포트 | 3페이지 | 1,500원 | 등록일 2008.11.16

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  [FPGA] 16비트 Full Adder(전 가산기) 설계 소스 및 모델심 파형

  FPGA 레포트-16bit full-adder 설계하기1. ... 코드(2) 16bit full-adder 테스트 벤치파일 코드 (이름에 의한 연결)module tb_fulla16();wire [15:0] SUM;wire C_OUT;reg [15 ... [14],c14,a[14], b[14], c13);fulladder fa15(sum[15],c_out,a[15], b[15], c14);endmodule(1) 16bit full-adder

  리포트 | 4페이지 | 1,000원 | 등록일 2012.12.06

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  [Flowrian] 반가산기 (Half Adder)의 Verilog 설계 및 시뮬레이션 검증

  반가산기 (Half Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 반가산기의 논리동작을 모델링한다.Verilog

  리포트 | 9페이지 | 1,000원 | 등록일 2011.10.29

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  논리회로설계실험 OR gate 코드와 Half Adder 코드

  isport(x, y : in std_logic;s, c : out std_logic);end half_adder;architecture behave of half_adder isbeginprocess ... 1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다. ... or_gate isbeginf

  리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

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  [Flowrian] 전가산기 (Full Adder)의 Verilog 설계 및 시뮬레이션 검증

  전가산기 (Full Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog

  리포트 | 12페이지 | 1,000원 | 등록일 2011.10.29

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  [논리회로] State machine을 이용한 Serial adder 설계

  설계과제명State machine을 이용한 Serial adder 설계주요기술용어(5~7개 단어)Shift Register, Full Adder, Decoder, Multiplexer ... 과제 목표 주어진 제한요소(경제성, 경고성, 확장성, 적시성)를 고려한 Serial Adder를 설계한다.2. ... 기본적인 Shift Register와 Full Adder를 최소한의 Gate로 구성한다. 오류 및 입력에 따른 값이 정확히 나오는지 확인한다.3.

  리포트 | 6페이지 | 3,000원 | 등록일 2009.07.18

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  설계실습 10. 4-bit Adder 회로 설계 예비

  설계실습 10. 4-bit Adder 회로 설계1. 목 적조합 논리회로의 설계 방법을 이해하고 조합 논리회로의 한 예로 가산기 회로를 설계한다.2. ... AND Gate(74LS08) 5개- Quad 2 Input OR Gate(74LS32) 5개- Quad 2 Input XOR Gate(74LS86) 2개- 4-bit binary adder ... 설계실습 계획서(1) 전가산기(Full Adder)에 대한 진리표를 작성하여라.0*************00110110010101011100111111(2) Karnaugh 맵을 이용하여

  리포트 | 3페이지 | 1,500원 | 등록일 2010.11.12

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