"adder" 검색결과 201-220 / 1,218건

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  중앙대 아날로그 및 디지털 회로 설계실습 3학년 2학기(성적인증) (예비) 설계실습10-(4-bit Adder 회로 설계)

  실습 목적 조합논리회로의 설계 방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.이론부 요약부울 대수 : 논리학을 수학적으로 해석하기 위해 고안 되었으며 변수, 상수, 연산자, 기본 공리 및 정리로 구성된다. 0과 1로 표현하며 변수는 일반적으로 A, B,..

  리포트 | 5페이지 | 1,000원 | 등록일 2017.12.17

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  carry select adder(CSA), ripple carry adder(RCA) 의 설계, delay, area 비교 [verilog]code 포함

  carry select adder(CSA), ripple carry adder(RCA) 의 설계, delay, area 비교각각의 설계 방식에 따란 덧셈기의 속도 비교

  리포트 | 13페이지 | 1,500원 | 등록일 2010.08.02

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  결과보고서 실험 3. 가산기와 감산기 (Adder & Subtractor)

  -bit serial adder→ 2-bit serial adder와 2-bit parallel adder 두 종류의 2bit 입력 가산기의 구성에 대하여 살펴보면, 직렬 가산기는 ... 가산기와 감산기 (Adder & Subtractor) >< 목 적 >Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 ... 실제로 전가산기 회로에 입력 X에 인버터 IC를 달아주면 간단하게 전감산기를 만들 수 있다.(5) 2-bit parallel adder와 2-bit serial adder를 구성한

  리포트 | 4페이지 | 3,000원 | 등록일 2012.03.11

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  [공학]adder, subtracter & decoder

  또한, 이 두 방법을 이용하여 4-bit serial adder, parallel adder를 각각 구성하시오.① 병렬 가산기(Parallel adder)- N 비트의 가산기를 만드는 ... 논리회로실험예비보고서실험 5. adder, subtracter & decoder1. adder(1) XOR gate(IC7486), AND gate(7408)을 이용하여 반가산기를 ... 구성하고, 이 때의 카노 맵을 나타내어라.< Half-adder >< Karnough Maps >① Sum01001110∴② Carry01000101∴(2) 반가산기를 이용하여 전가산기를

  리포트 | 12페이지 | 3,000원 | 등록일 2007.06.18 | 수정일 2015.08.26

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  설계실습 10. 4-bit Adder 회로 설계 결과

  설계실습 10. 4-bit Adder 회로 설계1. ... - 디지털 로직을 통해 Full Adder를 구현하였고 LED를 통해 출력을 눈으로 확인할 수 있어 유익한 실험이었다.

  리포트 | 2페이지 | 1,500원 | 등록일 2010.11.12

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  VHDL을 이용한 32 Bit Adder & Subtracter 제작

  하나의 1비트 full adder를 만든 후 32개를 이어서 제작.- component 를 이용하여 뺄셈은 자동적으로 2's complement 로 변화. ... ◆ Title : 32 Bit Adder & Subtracter 제작◆ VHDL Code-- ::: micro_07.vhd ::: 메인 entity 파일- component 를 이용하여 ... :::- exclusive OR, AND, OR 게이트를 사용하여 Full Adder 제작.-- ::: twos_comp.vhd :::- 뺄셈일 경우 (check='1') 설계상

  리포트 | 5페이지 | 1,000원 | 등록일 2008.12.26

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  기초전자회로실험 예비레포트 가산기 adder

  half adder)이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력(carry out)에 따라 출력한다. ... 연산자는 XOR, xor, , ^ 등이 사용된다.7400 (NAND) 7402(NOR)7404(NOT) 7483(4bitBINARY FULL ADDERS)7486(XOR)반가산기 ( ... OR, NOT의 세 가지 종류의 논리회로만으로 구성할 수 있다.입력 A, 입력 B, 출력 (S), 자리올림수 출력(C)의 관계를 보여주는 진리표는 다음과 같다.전가산기 (full adder

  리포트 | 7페이지 | 1,000원 | 등록일 2009.09.18

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  Full Adder VHDL Design - 전가산기 구현

  ★ FA( Full Adder : 전가산기 )반가산기는 2진수의 한 자릿수만 계산할 수 있다.n bit의 2진수 덧셈을 위해서는 아랫자리에서 올라온 자리올림을 함께 계산하여야 하는데

  리포트 | 7페이지 | 2,000원 | 등록일 2009.10.24 | 수정일 2020.09.10

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  vhdl (MUX 4×1, nand, full adder)

  < 1 번 > MUX 4×1library ieee; use ieee.std_logic_1164.all; entity test is port (a, b, c, d : in std_logic_vector(3 downto 0); enable : in st..

  리포트 | 4페이지 | 1,000원 | 등록일 2007.11.23

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  MY CAD TOOL을 이용한 4BIT FULL ADDER 설계

  설계 과정20(1) XOR 의 설계20(2) AND 설계 21(3) Carry 연산 설계22(4) Full-Adder 설계 233. 4-bit Full Adder25Ⅵ. ... MY CAD TOOL을 이용한4BIT FULL ADDER 설계Ⅰ. 서 론1Ⅱ. 반도체의 이해11. MOSFET의 일반적 이해12. MOSFET의 동작 특성23. CMOS공정24. ... Layout15(1) Multiplexer 정의 15(2) Multiplexer 원리 15(3) 1 BIT MUX의 설계16(4) 3 BIT MUX의 설계17Ⅴ. 4BIT FULL ADDER의

  리포트 | 30페이지 | 2,500원 | 등록일 2009.05.18

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  [FPGA_전자회로] Full-Adder를 이용한 신호등 구현과 16 to 1 Mux 구현

  특히 16 to 1 먹스를 구현해 내는 과제에 있어서는 16비트 Full Adder를 만들었던 경험을 매우 감사히 여길 수 있었습니다.

  리포트 | 10페이지 | 1,000원 | 등록일 2012.12.11

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  vhdl ( full adder ) 실행과정화면 + 결과화면 + 소스파일

  < 메인화면 fa_s1 >< 풀에더 fa >< 하프에더 ha >< or연산기 or_2 >< 결과 화면 >VHDL< Full Adder 소스 >----------------------

  리포트 | 5페이지 | 1,000원 | 등록일 2011.05.29

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  실험 2. 가산기와 감산기 (ADDER & SUBTRACTOR)

  또한 이 두 방법을 이용하여 4-bit serial adder와 4-bit parallel adder를 각각 구성하시오. ... 가산기와 감산기 (ADDER & SUBTRACTOR)1. ... 이 론◆ 가산기 (ADDER)디지털 컴퓨터의 다양한 정보처리 작업은 간단한 산술연산을 바탕으로 하고 있다.

  리포트 | 11페이지 | 2,000원 | 등록일 2009.03.10

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  carry look ahead 방식의 이해를 통해서 4bit adder의 설계

  adder의 출력값4. ... 두 Adder의 차이점에 대한 분석Ripple 방식 adder: 가산이 행해지는 시간은 가산기의 모든 단을 통하여 캐리의 전파에 요구시간에 의해 제한된다. ... Time Analyzer를 이용하여 두 Adder의 지연시간 비교.Time Analyzer를 이용한 CLA 방식 adder의 출력값Time Analyzer를 이용한 Ripple방식

  리포트 | 9페이지 | 5,000원 | 등록일 2011.06.08 | 수정일 2015.06.21

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  Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

  뿐만 아니라 실제로 adder를 구현하여 half-adder는 시뮬레이션을, full-adder는 실제로 FRGP보드에 옮겨 실행 에 옮겨 보았다. ... Full-Adder- half-adder두개를 서로 이어서 기존의 input이 2개 였던 것을 3개로 만들었고, 이에 결과 값은 기존의 S 값과 carry이 얻어진다.- half-adder를 ... FULL-ADDER설계▶ Half adder- 2진연산의 특성상 두 input에 같은 신호가 들어가면 output 값이 나오지 않는다(즉, value=0)- 두 input에 서로 다른

  리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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  [컴퓨터공학기초설계및실험2 보고서] 32-bit carry look-ahead adder (CLA) design

  adder (CLA)목적carry look-ahead adder (CLA)의 동작 원리와 구성 및 특성을 이해한다. ... (배경지식)* Carry Look-ahead Adder (CLA)Ripple Carry Adder (RCA)의 느린 속도를 보완하기 위해 Carry만을 계산해주는 별도의Carry Look-ahead ... Block (CLB)을 통해 Carry를 미리 계산하여 계산시간을 단축시키는 Adder이다.

  리포트 | 15페이지 | 2,000원 | 등록일 2015.04.12

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  [Flowrian] 4-Bit Binary Full Adder (TTL 7483)의 Verilog 설계 및 시뮬레이션 검증

  - TTL 7483회로에 대한 문서에는 게이트들로 구성된 조합논리회로도가 제공되지만 본 문서에서는 레지스터 전송 수준(RTL, Register Transfer Leverl)에서 동일한 논리를 구현하도록 설계한다.

  리포트 | 8페이지 | 1,000원 | 등록일 2012.05.05

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  [디지털시스템실험(Verilog)] 32-bit Adder-Substracter 결과보고서

  연산의 속도가 기존의 adder에 비해 빠르다는 장점을 가진다.아래는 모듈에 대한 분석이다.처음 로드되는 16 bits의 full adder 'fa0'는, 기존의 full adder와 ... 32-bit 2's Complement Unit, Subtracter, Adder-Subtracter를 설계한다.② 32-bit Carry Select Adder를 설계한다.실험결과① ... 설계했던 32-bit full adder와 동일하다.그러나 이 모듈은 하위 16 bits만 기존의 full adder 방식으로 계산하고, 상위 16bits는 carry(여기서의 carry는

  리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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  [디지털시스템][회로설계] Serial adder 회로설계 및 검증

  ■ 과제 목표Serial Adder 기능을 갖는 회로를 설계하고 이를 검증.■ Serial Adder의 기본 기능■ module 명 및 입출력 변수1. module : SERIAL_ADDER2

  리포트 | 9페이지 | 13,000원 | 등록일 2010.01.13

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  Structural & Behavioral 32bit Adder 구현을 통한 VHDL 코딩 분석

  컴퓨터 아키텍쳐 HW2Structural & Behavioral 32bit Adder 구현을 통한 VHDL 코딩 분석황선영 교수님전자공학과 3학년1. ... 목적-VHDL로 32bit adder를 Behavioral과 structural로 구현한 후, 차이점을 확인함을 통하여 실제 회로의 동작과 이론적 구현(process) 사이의 차이를 ... 과정-VHDL로 32bit adder를 behavioral, structural로 각기 구성-timing simulation을 통하여 두 결과를 비교·분석.4.

  리포트 | 8페이지 | 2,000원 | 등록일 2010.09.20 | 수정일 2016.12.04

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