"논리 회로 과제" 검색결과 21-40 / 1,152건

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  [A+]중앙대 아날로그및디지털회로설계실습 과제 동기순서 논리회로 (Stopwatch 설계) (15주차)

  아날로그 및 디지털 회로설계실습15주차 동기순서 논리회로 (Stopwatch 설계) 과제05분반 20161163 박성은1.- 16진 동기 카운터 회로도- 10진 동기 카운터 회로도-

  리포트 | 2페이지 | 1,000원 | 등록일 2021.10.09

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  [A+]중앙대학교 아날로그및디지털회로설계실습 논리함수와 게이트 과제

  문제 1NAND 게이트 소자만을 이용하여 XOR 게이트의 등가회로를 구성하시오.문제 24 x 2 인코더를 설계하시오. ... (Hint : 2개의 OR 게이트를 사용, 4개의 입력 중 한 가지는 사용되지 않으며 3개의 입력만 회로에 사용)

  리포트 | 2페이지 | 1,000원 | 등록일 2021.09.02

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  [A+]중앙대 아날로그및디지털회로설계실습 과제 논리함수와 게이트 (10주차)

  아날로그 및 디지털 회로설계실습10주차 논리함수와 게이트 과제1.NAND 게이트 소자만을 이용하여 만든 XOR 게이트 등가회로: 진리표입력A입력B출력Y*************.4X2 ... 인코더 회로도 : 4개의 입력으로 2개의 출력: 진리표입력0입력1입력2입력3출력A출력B100000010001001010000111

  리포트 | 2페이지 | 1,000원 | 등록일 2021.10.09

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  중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 논리함수와 게이트 과제 10주차

  아날로그 및 디지털회로 설계 실습10주차 과제: 논리함수와 게이트1. ... NAND 게이트 소자만을 이용하여 XOR 게이트의 등가회로를 구성하시오.Y= bar{bar{bar{A} B} `` BULLET bar{A bar{B}}} = bar{A} B+A bar ... 따라서이것은 XOR게이트이다.2. 4 x 2 인코더를 설계하시오(Hint : 2개의 OR 게이트를 사용, 4개의 입력 중 한 가지는 사용되지 않으며 3개의 입력만 회로에 사용)4 x

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.28

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  아주대학교 논리회로 / VHDL 설계 과제 보고서 (4 bits Gray to Binary code conversion)

  하지만 본 과제에서는 최소식을 통한 회로 구성을 요구한다. 따라서 위의 경우와는 달리, 최소식을 이용해 SOP 방식으로 회로를 구성해야 한다. ... 논리회로 설계 내용 및 동작 원리 설명A) 알고리즘4비트 그레이 코드를 4비트 2진 코드로 변환 하 는 일반적인 알고리즘은 다음과 같다 .1. 4비트 그레이코드를 입력한다.2. ... 이를 본 과제의 주제에 맞춰 진리표 형식으로 표현하면 다음과 같다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.05.29 | 수정일 2020.06.05

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  디지털 논리회로 Verilog 과제

  HW1-Design1-(1) 1BIT FULL ADDER4. 고찰입력3개 출력이 2개인 1bit 전가산기를 코딩해보았다. 입력은 a, b, Cin이고 출력은 sum, Cout이다. 게이트를 연결해주는 wire는 s1, c1, c2가 필요했다. verilog에서 지원하는..

  리포트 | 11페이지 | 3,000원 | 등록일 2019.06.26

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  [전자계산기구조 과제]3개의 입력을 가지며 2개 이상의 입력이 High 레벨인 경우 출력이 High 레벨이 될 때 전파지연을 가지는 2입력 논리식을 표현하고 논리회로를 도식하시오

  2입력 논리회로 도식을 다음과 같다.6) 전파지연이란 입력에서 출력까지 도달할 때 생기는 지연 시간을 의미한다. ... )을 가지는 2입력 논리식을 표현하고 논리회로를 도식하시오.과목명 : 전자계산기 구조학번 : ㅇㅇㅇ이름 : ㅇㅇㅇ1) A, B, C 구분 없이 High가 2개 이상일 시, 출력이 H가 ... [2019-2학기 과제] 100점전자계산기구조 과제3개의 입력을 가지며 2개 이상의 입력이 High 레벨인 경우 출력이 High 레벨이 될 때 전파지연(Propagation Delay

  리포트 | 3페이지 | 2,500원 | 등록일 2020.05.18

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  디지털 논리회로 VERILOG 과제 (sequence detector)

  Nonoverlapping을 설계하는법은 출력값이 1일 경우 reset상태로 회귀시키면 되므로 Overlapping 회로만 설명하겠다.

  리포트 | 7페이지 | 4,000원 | 등록일 2019.06.26

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  디지털논리회로 멀티심(multisim) 과제

  그리고 그 연산된(지금 실험에 있어서는단순화된) 식을 자동으로 다시 논리회로로 구현시켜주는 친절함까지, 놀라웠다. ... 디지털 논리회로HomeWork : About 'Multisim'담당교수님 : 송낙운 교수님제출일자 : ~2016.5.1화ㆍ수ㆍ목 8교시Ex 3-6) Use Multisim to simulate ... a 3-input AND gate with input waveforms thatcycle through binary numbers 0 through 9.ㆍ우선 과제를 설명하게에 앞서

  리포트 | 6페이지 | 2,000원 | 등록일 2017.03.03

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  논리 회로 실험 과제 (4장)

  논리 회로 실험 과제 (01-class)실험 4 : 가산기와 감산기?담 당 교 수 :?과 목 명 : 논리회로 및 실험?학 과 :?학번 / 이름 :?제 출 일 :1. ... 다만 첫 실험보다 훨씬 복잡한 회로이기에 회로를 구성함에 있어 제법 높은 집중력을 요하기 했다. ... 비교적 복잡한 회로를 구성해야 했기에 동시에 회로를 구성하면 오히려 혼돈될 수 있다는 판단이었다.

  리포트 | 6페이지 | 5,000원 | 등록일 2016.04.09

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  논리 회로 실험 과제 (1~2장)

  논리 회로 실험 과제 (01-class)1. 기본 논리게이트2. 불 대수와 드모르간의 정리?담 당 교 수 :?과 목 명 : 논리회로 및 실험?학 과 :?학번 / 이름 :? ... 즉, 입력이 모두 1인 경우에만 출력이 0이 되고 레벨(High, Low, 하이 임피던스) 중 하나를 갖는 논리소자이다. ... 이번 실험을 통해 이론으로 공부할 때는 이해하기 어려웠던 기본 논리 게이트가 실험을 통해 더 빠르게 이해가 되었다.

  리포트 | 9페이지 | 5,000원 | 등록일 2016.04.09 | 수정일 2016.04.14

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  논리회로 첫번째과제

  1이다.이것을 통해 1의 보수로 2의보수를 구하고, 2의보수로 1의 보수를 구할 수 있다. 1의 보수와 2의 보수로 표현하는 이유 부호와 크기로 표시한 2진수를 가지고 산술연산을 하는 논리회로의

  리포트 | 23페이지 | 1,000원 | 등록일 2013.03.30

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  논리회로설계실험 스톱워치 설계과제2 결과보고서

  논리회로설계 실험 설계과제 보고서 #2Stopwatch실험 배경 및 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를 ... FSM을 디지털 하드웨어로 설계하는 경우에는 state 변수를 기억하는 레지스터 블록과 state 변수의 천이를 표현하는 함수와 출력 값을 결정하는 함수를 위한 조합 논리 회로의 영역으로 ... 이와 같은 과제를 수행하며 디바운싱 코드와 분주기 설정 코드에 대하여 이해하였으며 stopwatch를 구현하는데 있어 필수적인 요소로 사용되었다.

  리포트 | 9페이지 | 8,000원 | 등록일 2018.01.10

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  논리 회로 실험 과제 (‘7-세그먼트’를 이용한 실험)

  논리 회로 실험 과제 (01-class)‘7-세그먼트’를 이용한 실험담 당 교 수 :과 목 명 : 논리회로 및 실험학 과 :학번 / 이름 :제 출 일 :실험목적- 7-세그먼트를 이용한 ... 7-세그먼트, 전선, 칩실험방법- 교재에 나온 AND(7408), NOT(7404), OR(7432), 그리고 7-세그먼트를 이용하여 입력 값을 변화하여 ‘LOGIC’문자를 찍는 회로를

  리포트 | 3페이지 | 5,000원 | 등록일 2016.05.25

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  논리회로 중간,기말 과제(logic works 추가)

  -연속적으로 변화하는 량을 의미한다. 어떤 구간사이의 값을 무한히 많은 연속적인 값으로 나타낸 것.ex) 0~1사이에는 0.1 0.11 0.111...... 처럼 무한히 많은 수가 존재한다. -정해져 있는 값을 특정하게 나누어서 나타내는것을 의미한다. 어떤 구간사이..

  리포트 | 19페이지 | 4,000원 | 등록일 2014.04.28

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  아주대 논리회로 vhdl 신호등 과제[학점 A+]

  보행자 신호등은 적색등과 녹색등으로 이루어져있으며, 녹색등 안에 숫자를 카운트할 수 있는 7-Segment 2개가 포함된 게 일반적인 신호등이다.이번 프로젝트에서는 간단하게 ... 선언하였다. architecture light of test1 issignal temp :integer;begin⇨

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.29 | 수정일 2016.05.31

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  아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로

  정규형과 달리 논리곱을 표시하기 위해 필요한 변수만을 사용한다.

  리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12

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  아주대 논리회로 vhdl Key Pad 자물쇠 과제[학점 A+]

  4자리 비밀번호를 이용한 자물쇠문은 open 뿐 아니라 입력한 비밀번호의 오류여부 출력입력 : 4자리 비밀번호(4자리 digit, 각 자리는 4bit(3 downto 0)

  리포트 | 12페이지 | 3,000원 | 등록일 2016.05.30 | 수정일 2016.06.02

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  아주대 논리회로 VHDL 두 번째 과제 door lock

  (1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..

  리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23

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  디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

  2-to-1 MUX를 사용하여 표현할 수 있었다.따라서 S=X[Y(CIN’)+Y’(CIN)]+X’[Y(CIN)+Y’(CIN’)]으로 표현되고 총 3개의 MUX를 이용하면 간단히 회로를 ... 있다.처음에는 단순히 XOR를 AND와 OR로 구성할 수 있기에, 쉬운 문제라고 생각하였다.하지만 2개의 XOR를 AND와 OR로 바꾸려니 너무 많은 게이트가 사용되었고, 보기에도 복잡한 회로가

  리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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