"VSS" 검색결과 21-40 / 419건

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  Oscillator, Multivibrator, 발진기, Positive Feedback 결과 보고서

  절대값은 12V정도가 나오므로, *Vss = 6V정도가 된다.2kOhm전압이 Vss에서 –Vss로 내려가는 시점은 -2.5V, -Vss 에서 Vss로 올라가는 시점은 3.17V로 ... 이론적인 *Vss 값은 각각 7.5, 5V 이다.1kOhm전압이 Vss에서 –Vss로 내려가는 시점은 -3.5V, -Vss 에서 Vss로 올라가는 시점은 4V로 나온다.실제 Vout의 ... 를 유지하게 된다.시뮬레이션에서는 R1 = 1kOhm, R2 = 10kOhm, +Vss = 15V, -Vss = -15V로 지정하였다.

  리포트 | 15페이지 | 3,000원 | 등록일 2019.09.21

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  아날로그 및 디지털 회로 설계실습 결과보고서5

  (OP amp의 공급전압은 Vcc = 5 V, Vss = -5V로 한다.)5-4-2 구현한 회로의 동작(주파수 변화측정)제어 전압 Vc를 변화시키고 Oscilloscope를 이용하여

  리포트 | 5페이지 | 1,000원 | 등록일 2024.07.05

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  전자공학실험 13장 공통 게이트 증폭기 A+ 예비보고서

  )VD 전압VG 전압VS 전압ID 전류동작 영역56.46kohm6V6V4.213 V106.3uA포화영역[표 13-1] 공통 게이트 증폭기의 DC 조건2vsig 값을 0V로 두고, VSS ... 입력 임피던스 및 출력 임피던스를 계산으로 구하고, PSpice 모의실험을 통해서도 구하시오.위의 시뮬레이션 결과는 실험회로 1에서 RS=2kΩ, VDD=12V, VGG=6V, VSS ... 이때 RD=56.46kΩ이 된다.ㄴvin의 파형ㄴv_o의 파형위의 시뮬레이션은 PSpice를 이용하여 실험회로 1에서 RS=2kΩ, VDD=12V, VGG=6V, vSIG를 DC=Vss

  리포트 | 11페이지 | 1,500원 | 등록일 2024.04.09

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  SRAM 설계프로젝트 ppt

  SRAM DESIGN Full-Custom VLSI 설계DESIGN SRAM Cell weak medium strongDESIGN SRAM Cell 16x16cell VDD VSS ... Control logic WORD Control logic A1 A2 A3 A4 A1_B A2_B A3_B A4_B WORD_ENSense-Amplifier DESIGN VDD VSS ... WRITEWrite-Driver DESIGN BIT BIT_B DATA_IN WRITE WRITE_B BIT BIT_B VDD VSS WRITESRAM design DESIGN Top

  리포트 | 22페이지 | 3,000원 | 등록일 2024.02.24

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  쉽게 배우는 AVR ATmega128 마이크로컨트롤러 6장연습문제

  .- LCD 모듈은 8개의 데이터 핀, 3개의 제어 및 전원 핀으로 총 14개의 핀으로 구성된다.VSS, VDD- LCD 전원 연결 핀으로 VDD에 +5[V], VSS에 0[V]를

  리포트 | 2페이지 | 1,000원 | 등록일 2020.12.06 | 수정일 2021.06.18

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  Latch up in CMOS report

  CMOS에 공급전압을 입력할 때 출력단의 parasitic bipolar transistor들은 차단상태이지만, VDD와 VSS사이가 short되어 avalanche breakdown이 ... 낮지 않은 입출력 전압 레벨, noise and surge의 유입 방어, 미사용 입력 단자의 전위를 VCC 또는 VSS에 고정하거나 출력부에 과전류가 흐르지 않게 하는 등의 해결책이 ... Protection Technology)회로, Transistor간 절연장벽, epitaxial wafer, Ion implant로 retrograde well 생성, VCC보다 높거나 VSS보다

  리포트 | 4페이지 | 1,000원 | 등록일 2022.02.21

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  충북대학교 전자공학부 전자회로실험I 예비보고서 실험 6. 차동 BJT 증폭기 특성

  RL=4kΩ, VDD=+5V, VSS=-5V(b) 입력에 주파수 1kHz, 진폭 1V의 정현파 신호를 인가한다. 이 때 출력 신호의 진폭을 관찰하고 소신호 이득을 구하라. ... RL=4kΩ, VDD=+5V, VSS=-5Vㄴ(b) Q2 베이스에 입력 DC 전원을 인가하고, Q2의 콜렉터 (출력) 전압이 DC 3V(출력저항이 4kΩ이고 0.5mA의 전류가 흐름

  리포트 | 4페이지 | 2,000원 | 등록일 2020.09.24

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  반도체 공정 레포트 - latch up (학점 A 레포트)

  VSS로 전류가 빠져나가는 경우도 마찬가지 원리이다. ... VSS로 빠져나가는 전류는 Guardring으로 삽입한 N+를 통해 공급된다, 즉 pnp의 베이스 전압이 낮아지지 않아 turn on을 막을 수 있다. ... CMOS에 공급전압을 입력할 때 출력단의 기생 트랜지스터들은 차단상태이지만, VDD와 VSS사이가 short되어 avalanche breakdown이 p-well, n-sub junction에서

  리포트 | 7페이지 | 2,000원 | 등록일 2022.12.29

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  [A+] 직류 전원 장치 및 멀티미터 사용법

  -전압 출력 단자를 VSS라 칭한다).4) VDD와 VSS 단자 사이의 전압을 멀티미터로 측정하여 표에 기록하시오.4.2 저항 측정1) 제시된 저항에 표시된 색을 표에 기록하고 멀티미터의

  리포트 | 3페이지 | 1,500원 | 등록일 2023.09.14

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  [환경공학실험]폐자원 고형물 측정

  실험 고찰본 실험은 부유물질(SS) 실험으로, 105℃로 건조 후 무게, 550℃ 강열 후 무게를 비교하여 TS, TSS, TDS, VS, FS, VSS, VDS, FSS, FDS를 ... [(48.3368-48.1347)g]×100/0.6332(g)= 31.9172457359%, 약 31.92%TSS : 48.9689-48.3471= 0.6218%, 약 0.62%VSS ... [(41.5933-41.3896)g]×100/0.7305(g)= 27.8850102669%, 약 27.89%TSS : 42.3207-41.6034= 0.7173%, 약 0.72%VSS

  리포트 | 4페이지 | 1,500원 | 등록일 2022.04.20

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  부유물질(SS) 예비레포트

  휘발성 고형물은 대부분이 유기물이며 강열잔류고형물은 무기물 성상을 나타내는데, 시료 내의 유기물 함량을 알 수 있는 측정방법이다.아래의 그림은 물속에서 고형물들의 관계이며, VSS는 ... 휘발성 부유물질, FSS는 강열잔류 부유물질, VDS는 휘발성 용존물질, FDS는 강열잔류 용존물질이다.※ 물속의 고형물의 관계 이해TS→VS+FS↓↓↓SS→VSS+FSS+++DS ... )의 무게, mgC: (증발접시 + 작열시료)의 무게, mg4) 부유물질 및 휘발성 부유물질 측정TSS(mg/L)={(E-D) TIMES 1000} over {시료의 크기(mL)}VSS

  리포트 | 4페이지 | 1,000원 | 등록일 2019.09.22

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  2주차-실험13 예비 - CMOS-TTL interface

  진리표를 작성하라.10[V] 인가시ABC00100101010010101005[V] 인가시ABC005055505550(3) 의 회로를 구성하여 VDD(핀 14)에 +5[V]를 연결하고, VSS ... OUT} [V]0.0029952.6963.572R4.7[㏀]10[㏀]47[㏀]V _{OUT} [V]4.1744.5294.816(4) 의 회로를 구성하여 VDD에 +5[V]를 연결하고 VSS는

  리포트 | 5페이지 | 1,500원 | 등록일 2020.10.02 | 수정일 2020.11.15

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  충북대학교 전자공학부 기초회로실험II 결과보고서 실험 13. CMOS-TTL interface

  4.7 [㏀]10 [㏀]47 [㏀]15 [㏀]저항 측정값9.8342.1704.6559.82746.1814.661(3) 의 회로를 구성하여 VDD(핀 14)에 +5[V]를 연결하고, VSS ... [㏀]47 [㏀]V _{OUT}5.04 [V]3.35 [V]4.24 [V]4.667 [V]4.864 [V]5.004 [V](4) 의 회로를 구성하여 VDD에 +5[V]를 연결하고 VSS는

  리포트 | 3페이지 | 2,000원 | 등록일 2020.09.19

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  전자회로실험2 15결보

  먼저 Vss에 -15V를 가할 때 접지를 설정하는 것에서 오류가 있었고, 파형이 나오지 않아 오실로스코프를 작동하다 트리거가 *! ... 표15-1은 사인파을 입력하지 않을 때의 바이어스를 측정한 결과인데 Vss같은 경우는 당연히 가해준전압인 -15V가 나왔고 Vg1과 Vg2는 gate전류가 없기 때문에 접지가 연결된 ... 하지만 Q1과 Q2는 동일한 Vss, Vdd가 연결되었기에 같은 값을 보였습니다.단일입력을 가해주었을 때는 V1이 50mV의 전압을 보이도록 함수발생기의 진폭을 조정하였고 저희는 24mV일대

  리포트 | 7페이지 | 1,000원 | 등록일 2020.07.29

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  신라호텔과 힐튼 호텔 마케팅 전략

  S.W.O.T 분석 Weakness Non-chain hotel 교통 혼잡 입구에서 로비 노후화된 시설 비싼 호텔 로열티 지급 보수적 이미지 국제회의 개최 어려움 vsS.W.O.T ... 컨벤션 수요의 증가 프렌차이즈 계약 아시아 관광객 증가 비수기 타계책 vsS.W.O.T S.W.O.T 분석 Threat 국내진출 외국 체인호텔 신규호텔의 증가 삼성그룹 조사 인건비 ... S.W.O.T 분석 Strength 최첨단 시스템 지리적 접근성 Local hotel 국내최대의 컨벤션센터 그룹차원의 지원 브랜드 파워 V.I.P 귀빈 호텔 다이아몬드 클럽 , 카드사 제휴 vsS.W.O.T

  리포트 | 28페이지 | 2,500원 | 등록일 2022.01.02 | 수정일 2022.01.09

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  OP-amp 아날로그회로 설계 프로젝트 ppt

  design Ⅲ Nvref 0 6 b6 vdd 0 SWITCH x7 vref 0 7 b7 vdd 0 SWITCH x8 vref 0 8 b8 vdd 0 SWITCH xop vdd vss ... 0 vss 1V VR vref 0 1V vb8 b8 0 pulse(-1 2 128u 1n 1n 128u 256u) vb7 b7 0 pulse(-1 2 64u 1n 1n 64u 128u ... 10 11 25.6f c5 11 5 24f c6 11 6 48f c7 11 7 96f c8 11 8 192f ************************** VDD vdd 0 2V VSS

  리포트 | 34페이지 | 3,000원 | 등록일 2024.02.24

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  공통 게이트 증폭기 예비보고서

  각 단자들의 전압을 바탕으로 MOSFET이 포화영역에서 동작하는지 확인하시오.Vsig 값을 0V, Vss전압을 0V, 12V, 3V~9V는 500mV간격으로 변화시키면서 Vo의 DC ... 5mV이고, 출력 파형 V_out의 크기는 125mV이므로, 전압 이득은 25V임을 알 수 있다.실험 절차 :실험회로1에서 Vdd 값을 12V, Vsig 값을 0V, Vgg값을 6V, Vss

  리포트 | 4페이지 | 1,000원 | 등록일 2020.12.06

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  A+ SS,SVI 실험결과보고서

  ````VS```````+`````FS#````PVER ``````````````````````` PVER ``````````````````````` PVER #TSS````=``VSS ... 0.11010.10120.08950.09480.0932강열후(g)0.09310.09070.08800.09290.906TSS0.002490.000300.00000920.0001680.000013VSS0.000790.000090.00000620.000130.0000078

  리포트 | 3페이지 | 1,000원 | 등록일 2019.11.06

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  [건국대학교 전기전자기초실험1 A+][2024 Ver] 14주차 - 결과레포트

  참고하여 실험을 진행하시오.MC14043B 소자를 이용하여 아래의 SR 래치 회로를 구성하고 이를 사진으로 찍어 첨부하시오5,16번핀→5V (VDD = E = 5V)8번핀→접지 (VSS ... 참고하여 실험을 진행하시오.MC14043B 소자를 이용하여 아래의 SR 래치 회로를 구성하고 이를 사진으로 찍어 첨부하시오5,16번핀→5V (VDD = E = 5V)8번핀→접지 (VSS

  리포트 | 13페이지 | 5,000원 | 등록일 2024.08.10

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  Common-Gate & Common-Drain Amplifiers 12주차 예비보고서

  VD, VS, VG는VD=VDD-IDRD=15-1000IDVS=VSS+IDRS=-15+1000IDVG=0위의 식에서VDS=30-2000ID, VGS=15-1000ID임을 알 수 있다 ... VDS.Q3은 다음과 같이 정의될 수 있다.VDS.Q3=VGS.Q3=VDD-ID.Q3Rsource-VSS또한 ID.Q3은 다음과 같다.ID.Q3=위의 식에서VDS.Q3=VGS.Q3=

  리포트 | 4페이지 | 1,000원 | 등록일 2020.04.04

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