"레지스터" 검색결과 421-440 / 681건

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  verilog - modified CLA와 CLA를 이용한 fast adder 구현

  ▶ 가산기의 기본 개념입력출력AiBiCiSiCi+10*************00110110010101011100111111? 전가산기의 진리표? Ai : 더하는 한 이진수(A) 의 i번째 Bit? Bi : 더하는 또 다른 이진수(B) 의 i번째 Bit? Ci : i-1..

  리포트 | 6페이지 | 1,500원 | 등록일 2013.06.23

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  8051을 이용한 시리얼 포트

  1.실험제목 : 시리얼 포트2.관련이론※ 시리얼 통신시리얼 통신을 쉽게 설명하자면 말 그대로 정보를 하나의 신호 선을 사용해서 데이터를 비트 단위로 보내는 방식이다.한가지 예를 들자면 컴퓨터가 모뎀과 같은 다른 직렬장치들과 데이터를 주고 받기 위해 하는 인터페이스이며 ..

  리포트 | 4페이지 | 1,000원 | 등록일 2008.10.28

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  [Flowrian] 최대공약수 계산기의 Verilog 설계 및 시뮬레이션 검증

  본 설계는 최대공약수 (GCD, Greatest Common Divisor)을 계산하는 모듈을 레지스터 전송수준과 구조수준의 두가지 방식으로 에서 Verilog 언어을 사용하여 설계하고 시뮬레이션으로 검증한다.논리회로도 구조는 데이터패스만으로 구성되어 매 클럭 마다 반..

  리포트 | 28페이지 | 2,500원 | 등록일 2011.09.05

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  [공학]C-언어 (변수범위 ;기억 클래스)

  C- 언어Chap 13. 변수 범위(기억 클래스)C-언어 (변수범위 ;기억 클래스)Objectives C언어에서의 변수의 유효 범위에 따른 분류와 사용법에 대하여 알아본다 Keywords 지역변수(Local variable) 전역변수(Global Variable) St..

  리포트 | 18페이지 | 1,000원 | 등록일 2006.10.19

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  엔코더

  1.엔코더38 엔코더library ieee;use ieee.std_logic_1164.all;entity en isport(d:in std_logic_vector(7 downto 0);x:out std_logic_vector(2 downto 0));end en;arch..

  리포트 | 9페이지 | 1,000원 | 등록일 2006.10.31

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  [vhdl] D-flipflop설계, testbench파일 포함

  library ieee; use ieee.std_logic_1164.all;entity D_FF is port(D, CLK : in bit; Q : out bit); end D_FF; architecture simple of D..

  리포트 | 5페이지 | 1,000원 | 등록일 2008.06.14

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  8051

  차 례1. MCS51 주요 특징(1) 8051(80C32)의 주요특징 22. 외부구조(1) 핀 배치도 3(2) 핀 기능 요약 표 33. 내부구조 5(1) CPU 코어 부분 6(2) 메모리 부분 7(3) I/O 콘트롤러 부분 74. 메모리 구조(1) MCS51 메모리 맵..

  리포트 | 27페이지 | 1,000원 | 등록일 2007.04.30

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  프로그래밍 언어의 종류와 특징

  목 차I. 어셈블리어1I-1. 구문11. 기본 구문12. 데이터 타입13. 레지스터11) 범용 레지스터12) 세그먼트 레지스터23) EFLAGS 레지스터24) EIP(명령어 포인터)2I-2. 특징2II. FORTRAN 903II-1. 구문31. 기본 구문32. 데이터 ..

  리포트 | 10페이지 | 2,000원 | 등록일 2009.03.03

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  [arm7]UART를 이용한 통신

  실험4. UART를 이용한 통신(1) UART (Universal Asynchronous Receiver/Transmitter) ; 범용 비동기화 송수신기UART는 컴퓨터에 부착된 직렬 장치들로 향하는 인터페이스를 제어하는 프로그램이 들어 있는 마이크로칩이다. 명확하게..

  리포트 | 5페이지 | 1,000원 | 등록일 2005.11.06

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  컴퓨터 시스템 구조 4장 연습문제(Computer System Architecture)

  4-2네 레지스터 R0, R1, R2, R3의 출력이 4×1멀티플렉서를 통해 레지스터 R5의 입력에 연결되어 있다. 각 레지스터는 8비트이고,까지의 타이밍 변수에 의해 다음과 같이 전송 동작이 지정되어 있다.타이밍 변수는 한 순간에 오직 하나만 1인 값을 가지고 나머지..

  리포트 | 4페이지 | 1,500원 | 등록일 2006.11.29

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  마이크로프로세서(인하공전 1학년2학기중간)

  *오퍼랜드구조-씨피유(중앙처리제어장치) 중심의 컴퓨터 규조.중앙집권식 명령처리,CPU가 프로그램을 실행하는데 주기억장치에 명령어와 데이터(오퍼랜드)를 같이 저장한 후에 수행하는 방법. 수많은 명령어를 전부다 기록하여 쓰는 CPU이다 주로 인텔의 CPU 방식입니다.복잡한..

  시험자료 | 12페이지 | 1,500원 | 등록일 2007.11.25

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  포토갤러리 과제

  ⓵ board.jsp // 포토 갤러리 게시판 첫 출력 화면포토갤러리게시판에 내용이 없습니다. 새로운 글을 등록해주세요.

  리포트 | 1페이지 | 2,500원 | 등록일 2016.03.26 | 수정일 2016.06.19

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  [특허청구범위해석][특허청구범위][특허청구][특허][특허법]특허청구범위해석의 필요성, 특허청구범위해석의 적용, 특허청구범위해석의 일반원칙, 특허청구범위해석과 외국의 판례 분석

  특허청구범위해석의 필요성, 특허청구범위해석의 적용, 특허청구범위해석의 일반원칙, 특허청구범위해석과 외국의 판례 분석Ⅰ. 서론Ⅱ. 특허청구범위해석의 필요성Ⅲ. 특허청구범위해석의 적용1. 90후12842. 81후561) 판결의 요지2)특허청 심결의 요지3. 81후56 판례..

  리포트 | 9페이지 | 5,000원 | 등록일 2013.07.25

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  컴퓨터 개요 및 구조

  컴퓨터 개요 및 구조컴퓨터의 이해컴퓨터의 정의 영어 단어 compute + er “전자적으로 계산을 수행하는 장치” 컴퓨터의 4가지 기능 처리(process), 저장(store), 입력(input), 출력(output) 정의 원하는 결과를 얻기 위하여 입력기능을 이용하..

  리포트 | 51페이지 | 1,500원 | 등록일 2009.02.25

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  8051 interrupt timer

  실험1)void TM0_init()/*타이머 이니셜 함수 */{TMOD = 0x01; // Timer0 모드 1 16비트TR0 = 1; // Timer0 RunET0 = 1; // Timer0 Interrupt Enable}이번 실험은 Timer를 이용한 시계구현이다...

  리포트 | 12페이지 | 2,000원 | 등록일 2009.05.28

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  친환경요소

  1. what is leed?- the relationship in energy and environmental design의 약자로서, 세계적으로 이해할 수 있고, 받아들일 수 있는 적용기준을 통하여, 지속 가능한 그린빌딩과 개발실행의 세계적 저용을 촉진시키고 장려하..

  리포트 | 4페이지 | 2,000원 | 등록일 2009.05.18

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  순서논리회로와 디지털회로 응용

  {{Ⅳ. 순서 논리 회로와 디지털 회로 응용{1. 멀티바이브레이터{2. 플립플롭{3. 순서 논리 회로 설계{4. 계수 회로와 레지스터{5. 디지털 회로 응용{[목차]{{1. 멀티바이브레이터학습 목표멀티 바이브레이터의 원리를 이해하고 안정화 회로를 구성할 수 있다.비안정..

  리포트 | 21페이지 | 1,000원 | 등록일 2007.03.10

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  제 10장 (예비) 플립플롭과 카운터 설계 실험

  ① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.Master/Slave 플립플롭은 두단의 플립플롭을 직렬 연결한 것을 일컫는다. 앞단을 마스터, 뒷단을 슬레이브라 하며, 한 개의 클럭펄스가 동시에 마스터와 슬레이브를 동작시키도록 연결..

  리포트 | 5페이지 | 1,500원 | 등록일 2007.11.03

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  [디지털논리회로] dash Watch (STOP WATCH) VHDL로 설계하기[쿼터스]

  ?개인별 설계 프로젝트?최종 보고서?< DASH WATCH >목 차0. 추진계획 ------------------------------------------ 11. write a detailed system specification. -------------------..

  리포트 | 30페이지 | 2,500원 | 등록일 2009.05.09

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  Xilinx IP core의 설계 및 VHDL의 기초 설계법

  Xilinx IP core의 설계 및 VHDL의 기초 설계법목 차 TOC \o "1-2" \h \z \u HYPERLINK \l "_Toc184483310" 1.서론 PAGEREF _Toc184483310 \h 4 HYPERLINK \l "_Toc184483311" 2..

  리포트 | 29페이지 | 3,000원 | 등록일 2012.03.14 | 수정일 2017.02.24

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