"디지털시스템설계" 검색결과 41-60 / 14,312건

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  디지털 시스템의 설계단계는 어떻게 구분되며, 각 단계에서 수행하는 일은 무엇인지 설명하시오.

  디지털 시스템의 설계단계는 어떻게 구분되며, 각 단계에서 수행하는 일은 무엇인지 설명하시오.디지털 시스템(digital system)은 여러 단계로 이루어진다. ... 디지털 시스템의 설계단계는 어떻게 구분되며, 각 단계에서 수행하는 일은 무엇인지 설명하시오.2. 2개의 2진수 X=1010100과 Y=1000011이 주어진 경우, 2의 보수를 사용하여 ... 디지털 시스템의 설계단계는 어떻게 구분되며, 각 단계에서 수행하는 일은 무엇인지 설명하시오.2. 2개의 2진수 X=1010100과 Y=1000011이 주어진 경우, 2의 보수를 사용하여

  방송통신대 | 7페이지 | 8,000원 | 등록일 2020.07.07 | 수정일 2020.08.09

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  디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

  디멀티플렉서 설계1.

  리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

  일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. ... BCD카운터는 0에서 9까지 카운트 하므로 앞에서 설계한 UP-Down 카운터와 마찬가지로 10개의 상태를 정의하고, 클럭의 상승 에지에서 1씩 증가하도록 한다. ... 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

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  디지털 시스템 설계 및 실습 전감산기 설계

  전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... 전감산기 설계1. 실습목적전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 인코더 설계 verilog

  인코더 설계1. 실습 목적인코더는 2^n 개의 입력을 받아서 n개의 인코딩된 결과를 출력한다. ... 따라서 이번 실습에서는 입력에 우선순위를 두고 우선순위가 높은 입력에 대해서만 인코딩 결과를 출력하는 우선순위 인코더를 설계한다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 패리티검사기 설계 verilog

  1. 실습목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 ..

  리포트 | 3페이지 | 1,500원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 리플가산기 설계 verilog

  이용해 구조적으로 모델링 하는 설계방법을 익힌다.2. ... 이번 실습에서는 전파 지연이 없는 carry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교하고, module 및 컴포넌트를 생성한 후 이들을

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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  디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

  실습목적많은 디지털 회로에서 클럭을 분주하여 사용한다. ... 클럭을 분주하는 방법은 다양하지만, 이번 실슴에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를

  리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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  디지털시스템설계 신호등설계 VHDL A+자료

  목 적- 주어진 조건을 만족하는 Traffic Lights System을 구현한다.3. 구현① WOONG.vhdieee라이브러리 중 ieee.std_logic_1164 참조.

  리포트 | 8페이지 | 2,500원 | 등록일 2020.09.09 | 수정일 2020.12.10

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  결상광학시스템설계 광각 디지털 카메라 렌즈설계 계획발표

  광각 디지털 카메라 렌즈 설계 계획발표CONTENTS 01 선정이유 및 장점 02 특허 렌즈 및 설계전략 03 렌즈 사양 04 역할 및 주차별 계획선정이유 및 장점 01 디지털 카메라를 ... F 수 2.0, 화각 64 도 , 소자 수 8 개로 , 설계 전략은 소자 수 한 개를 없애고 화각을 세밀하게 조절하고 최적화 하여 렌즈를 설계 할 예정이다 .렌즈 사양 03 렌즈구경 ... 선정된 모델의 장점특허 렌즈 및 설계전략 02 목표로 하는 카메라렌즈의 스펙인 F 수 2.0, 화각 63 도 , 소자 수 7 개를 고려하여 비슷한 범위 (F 수 2.0~2.5, 화각

  리포트 | 11페이지 | 1,500원 | 등록일 2022.12.23 | 수정일 2022.12.26

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  충북대 디지털시스템설계 결과보고서5

  디지털시스템설계 실습 결과보고서학번이름1. 실험 제목LED Controller DesignFPGA 7-Segment 구동 Design2. ... 실험목표(1) LED Controller를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.(2) FND Timer를 verilog로 설계하고 FPGA 보드로 결과를 확인한다 ... 다음 always문에서는 7-segment의 표시를 위한 counter를 설계하고 여기서 cnt64k는 64kHz Clock을 이용한 자리 시간 간격이다.

  리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  신호와 시스템 매틀랩 디지털 피아노 설계

  설계과제 보고서제목디지털 피아노 설계교과목명신호및시스템학년도/학기2012년도 1학기담당교수제출일2012. 06. 02.팀원성명학번학과/학년기여도(%)역할340코딩430정보 수집330보고서 ... 하여 ‘곰 세 마리’ 노래를 설계 하였다. ... 하였고 악보는 다음과 같다.위와 같이 분석한 설계를 바탕으로 코딩을 구현하였다.4.

  리포트 | 4페이지 | 3,000원 | 등록일 2020.07.27

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  디지털 시스템 설계 및 실습 n비트 가감산기 설계 verilog

  일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. ... 실습목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 크기비교기 설계 verilog

  2. 비교기 이론 내용 기술 2bit 비교기를 사용하여 4bit인 두 수 a, b를 입력값으로 주게 되면 이를 2bit씩 쪼개어 두 개의 2bit 비교기 회로에서 비교한다. 첫 번째 2bit 비교기에서 이에 따른 값으로 a>b 이면 Gt_O = 1, a=b 이면 Eq_..

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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  충북대 디지털시스템설계 결과보고서1

  디지털시스템설계 실습 결과보고서학번이름1. 실험 제목1-bit Full Adder Design2. ... 실험목표(1) Structural modeling과 Data-flow modeling을 이용한 1-bit Full Adder를 설계하여,Sum, Carry_out의 논리를 확인한다. ... 그래도 1-bit Full Adder에 대해서는 디지털 공학 시간에 이미 배운 내용이었고 코드 작성은 ppt를 참고하였기 때문에 실험 결과는 의도한 대로 제대로 나올 수 있었다.

  리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  충북대 디지털시스템설계 결과보고서3

  디지털시스템설계 실습 결과보고서학번이름1. 실험 제목State Machine2. ... 실험목표(1) Detect 101 Machine을 설계한다.(2) Simulation을 통해 결과를 확인한다.3. ... 비고 및 고찰이번 실험은 State Machine을 통해 Detect 101 Machine을 설계해보는 실험이었다.

  리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  디지털시스템설계실습 논리게이트 결과보고서

  디지털시스템 설계 실습 1주차 결과보고서학과전자공학과학년학번성명1.실습결과p119 1번, p121 1-2번1. ... 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라. ... 고찰이번 실험은 Quarters를 이용하여 기본적인 논리게이트 AND, OR, NOT, NOR, NAND 등으로 구성된 함수을 설계하고 시뮬레이션을 해보았다.처음에는 프로그램을 다루는

  리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

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  디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog

  이 실습을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.2. ... 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다.

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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  충북대 디지털시스템설계 결과보고서2

  디지털시스템설계 실습 결과보고서학번이름1. 실험 제목4-bit Multiplier Design2. ... 그리고 지난주에 설계한 four_bit_full_adder 코드를 불러와 연산들을 실행한다. ... 비고 및 고찰이번 실험은 4-bit Multiplier를 verilog code를 통해 설계해보는 실험이었다.

  리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  충북대 디지털시스템설계 결과보고서4

  디지털시스템설계 실습 결과보고서학번이름1. 실험 제목Dedicated Microprocessor2. ... 비고 및 고찰이번 실험은 Dedicated Microprocessor 중 Summation of n down to 1을 verilog를 통해 설계해보았다. ... 실험목표(1) Dedicated Microprocessor 중 Summation of n down to 1을 verilog를 통해 설계한다.(2) Simulation을 통해 결과를

  리포트 | 4페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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