"sedges" 검색결과 41-60 / 5,026건

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  [아날로그 및 디지털 회로 설계실습] 결과보고서(과제)8

  주어진 힌트와 같이 CLK의 상승에만 반응하며 S, R의 값에 따라 output Q의 값이 변화하거나 유지한다.CLK이 rise하는 시간에 S와 R 값에 따라 위의 진리표에 맞춰 그린 ... (Hint : Positive edge-triggered)다음 표는 edge-triggered 플립플롭의 진리표이다. ... 설계 실습 영상의 edge-triggered 플립플롭의 타이밍 차트를 완성하시오.

  리포트 | 2페이지 | 1,000원 | 등록일 2022.09.14

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  Dijkstra 알고리즘 구현(C언어)

  v1;int v2;int w;}edge;edge set[ENUM];void dijkstra(int n, int(*W)[VNUM + 1], edge* F);int idx=0;int ... #include #pragma warning(disable:4996)#define VNUM 5#define ENUM 8#define INF 99999typedef struct {int ... 0,0,0,0,0,0},{0,0,3,7,6,8},{0,INF,0,2,INF,INF},{0,INF,INF,0,INF,2},{0,INF,INF,5,0,3},{0,INF,INF,INF,INF,0} };edge

  리포트 | 1,000원 | 등록일 2021.11.30

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  filp flop(sr, d) 결과보고서(기초실험1)-틴커캐드

  실험결과를 보면 Q는 만약 rising edge 때 D=1이면 다음 rising edge까지 Q=1로 유지되는 것을 확인할 수 있었으며, D=0인 경우에도 다음 rising edge까지 ... Edge Triggered D Flip-flop2-(2)에서 Clocked D latch를 구현한 것을 이용해 edge triggered D F/F을 구현했다. ... 이를 통해 LATCH는 입력되는 신호의 변화를 모두 받아들이고, F/F은 Clock의 한 순간, rising edge나 falling edge에서의 신호만을 받아들인다는 것을 알 수

  리포트 | 8페이지 | 1,000원 | 등록일 2022.05.03 | 수정일 2023.11.29

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  Modesim Verilog Rising Edge Detector

  코드로 구성되어 있으며testbench 코드에서 원하는 input ( sequence_in ) value 만 조정하여서사용하면 됩니다. ... Modelsim 에서 verilog 를 이용하여 Rising Edge를 검출하는 코드입니다.Rising_Edge_Detector.v 코드와tb_Rising_Edge_Detector.v

  리포트 | 3페이지 | 5,000원 | 등록일 2022.06.04

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  VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine

  주제 배경 이론학습한 state machine의 개념을 가지고 자판기 동작을 하는 회로를 설계했다. ... 기본적으로 링카운터처럼 shift하고 맨 앞에 있던 것이 뒤에 붙는다. 다른 점은 앞에 있던 것이 반전되서 뒤에 붙는 다는 것이다. ... 설명1~3)라이브러리 선언4~8이즈가 출력에서도 검출된다.기본적으로 state machine을 설계하기 위해서 상태천이도를 그린다.

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  Falling edge detector / 하강엣지 검출기 / 베릴로그 코드, 테스트벤치(모델심 시뮬레이션용), 설명 포함 docx파일 / 베릴로그코드/ 디지털시스템설계

  Moore FSMmodule Falling_Edge_Detector(sequence_in,clock,reset,detector_out);input clock; // clock signalinput ... Prob.2 Falling Edge Detector1) Falling_Edge_Detector.v//Verilog code for Falling Edge Detector using ... (reset==1)current_state

  리포트 | 3페이지 | 2,000원 | 등록일 2020.10.18

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  디지털집적회로 D Flip-Flop 설계도 및 시뮬레이션 결과

  Rising-edge triggered D-Flip Flop(a) Functionality of D-FFTII1T2I2I4I3Figure 1 Schematic of rising-edge ... time requirement of the D-FF.Figure 5 Schematic of rising-edge triggered D-Flip FlopTable 3 Input parameters ... result VCLK, VD, VQParametric sweepVariableFromToStep sizetd (delay of Input D)4.9ns5ns0.01nstd 값이 4.99ns부터

  리포트 | 4페이지 | 2,000원 | 등록일 2023.01.30

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  Synthesis and Optical Properties of CdSe Quantum Dots 엑셀로 FWHM과 HWHM 구하기

  Falling edge에서 rising edge를 빼주면 됩니다.falling edge 구하는 식"IF(L2=$Q$2,K2,IF(OR(AND(L2>$Q$2,L3 ... 화실기 실험 2 exp1 Emission spectrum(PL) FWHM구하는 방법을 공유합니다. (FWHM 개념은 모두 아실거라 생각하고 진행하겠습니다.)1. ... 먼저 normalized emssion spectrum 그래프를 그려주셔야 합니다. FWHM은 정확하게 높이가 반(0.5) 되는 지점 너비(width)를 구하는 것이지요?2.

  리포트 | 4페이지 | 2,000원 | 등록일 2021.12.26

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  울산과학기술원(UNIST) 유니스트 대학원 에너지화학공학과 자기소개서(연구계획서)

  study field aligns perfectly with UNIST's reputation for cutting-edge research is to develop strong ... UNIST's reputation as a hub for cutting-edge research in energy-related fields, with a facul ... cells and wind energy systems.

  자기소개서 | 6페이지 | 4,000원 | 등록일 2023.11.02

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  디시설, 디지털시스템설계 실습과제 9주차 인하대

  이후 positive edge에서 sin의 값이 1이된 것을 확인할 수 있다. ... 구현부를 살펴보면 always 문을 사용했고, sensitivity list에 positive edge일 때 동작하도록 했고 negative edge에서 동작하는 reset_n 신호를 ... edge에서 sin의 값이 모두 0이므로 100ns 직전까지 출력 값이 0000인 것을 확인 할 수 있다.

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  [해양수산부] 어선검사증서FISHING VESSEL SURVEY CERTIFICATE

  the upper edge of deck line동기만재흘수선(W)의 위치: S의 하방으로 밀리미터Winter Load Line(W): mm below from Summer Load ... (뒤쪽)만재흘수선의 위치Load Line갑판선의 상면의 위치: 배의 길이의 중앙에 있어서 갑판의 선측 상면의 연장과 외판의 외면과의 교점으로부터 방향으로 밀리미터The upper edge ... 표시하는 수평선[하기만재흘수선(S)ㆍ해수만재흘수선 또는 만재흘수선]의 상면의 위치 :갑판선의 상면으로부터 하방으로 밀리미터Summer Load Line(S): mm below from

  서식 | 2페이지 | 무료 | 등록일 2023.03.13

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  영상처리(매트랩 코드 포함) Edge Detection (Marr Hildreth algorithm) ,Zerocrossing

  Hildreth algorithm)1-1) 이론Edge Detection :Edge는 경계선, 윤곽선을 의미한다.영상에서의 edge란 영상의 밝기가 낮은 값에서 높은 값으로, 또는 ... 이와 반대로 변하는 지점에 존재하는 부분을 가리킨다.결국 edge는 영상안에 있는 객체의 경계(boundary)를 가리키는 것으로서, 모양(shape), 방향성(direction)을 ... Edge Detection (Marr?

  리포트 | 7페이지 | 2,000원 | 등록일 2020.12.14 | 수정일 2020.12.23

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  VHDL을 통해 구현한 ShiftRegister 실습보고서

  아래그림은 S-R FlipFlop의 회로도 이며, Rising edge 방식을 기준으로 만든 진리표이다. ... , 클럭값이 올라갈 때 작동하는 방식을 rising edge, 내려갈 때 작동하는 방식을 Falling edge라고 한다. ... Synchronous reset의 경우 clock 값에 맞추어 작동하는 방식으로써, rising edge에서 작동하는 reset 이라면, rising edge가 나오기 전에 reset값이

  리포트 | 16페이지 | 2,000원 | 등록일 2020.12.24

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  자체 허프변환 함수와 openCV 허프변환 함수와 비교

  (gray, (5, 5), 0, 0)# Canny 함수를 이용하여 openCV의 edge를 검출합니다.edge = cv.Canny(blur, 50, 150, 3)height = edge.shape ... [0]width = edge.shape[1]tmp = max(height, width)hough_height = int(1.5 * tmp)# 2차원 배열인 accumulator를 만들기 ... math# start 변수에 현재 시간을 넣어줍니다.start=time.clock()# 변환시킬 이미지를 읽어옵니다.img= cv.imread('파일경로',파일이름)# 이미지를 gray

  리포트 | 7페이지 | 5,000원 | 등록일 2021.03.01

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  디지털 회로 응용 - 래치와 플립플롭

  (각 동작이 일어나는 시점에 S, R, H, T와 같이 동작 표시를 하시오) ... Positive Edge-Triggered D FF(7474)에 대해 다음과 같은 입력이 인가되었을 때 출력파형을 그리시오. ... Negative Edge-Triggered JK FF(74112)에 대해 다음과 같은 입력이 인가되었을 때 출력파형을 그리시오.

  리포트 | 2페이지 | 2,000원 | 등록일 2022.12.05

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  [자료구조]쿠르스칼,프림 알고리즘 문제 + 소스코드

  data.key);}kruskal(7);fclose(f);return 0;}//insert edge in heapvoid insert_heap_edge(HeapType *h, int ... feof(f)){fscanf(f, "%d %d %d", &data.u, &data.v, &data.key);insert_heap_edge(&graph, data.u, data.v, ... [MAX_VERTICES];void insert_heap_edge(HeapType *h, int u, int v, int weight);void insert_min_heap(HeapType

  리포트 | 7페이지 | 2,000원 | 등록일 2021.07.31

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  [A+]아날로그및디지털회로설계실습 11장 결과보고서

  서론Dual JK Flip Flop 소자인 74HC73은 JK Flip Flop과 달리 clk신호 앞에 complement가 있어 rising edge가 아닌 falling edge에 ... 세번째 stage 부터는 이전단의 Q 출력과 그 이 전단의 Q 출력값을 AND한 결과값을 J와 K입력으로 대입한다. ... 두번째 FF부터는 이전단의 출력을 입력으로 사용하므로 한 stage를 거칠수록 Qn값의 주기가 2배씩 늘 어나며 이것을 ‘분주회로’의 특성으로 볼 수 있다.

  리포트 | 10페이지 | 1,000원 | 등록일 2024.02.18

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  8. 래치와 플립플롭 결과보고서 [2021년도 아날로그 및 디지털 회로 설계 실습 A+ 자료]

  (C) 위의 플립플롭은 positive edge-triggered 인가, negative edge-triggered 인가? ... 위의 플립플롭은 클록신호가 0에서 1로 바뀔 때 출력이 바뀌었기 때문에 positive edge-triggered인 것을 볼 수 있다. ... (B) 그림 8-2 회로의 타이밍 차트를 제출한다.positive edge-triggered이므로 Clock이 0에서 1로 바뀔 때 출력이 바뀔 때만 출력값이 변화한다.

  리포트 | 5페이지 | 1,000원 | 등록일 2022.09.07

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  디지털시스템설계 hw5

  따라서 rising edge의 sin의 값에 따라 4bit가 모두 같은 값으로 출력되지 않고 sin을 qout_nb[0]에 할당하고 right bit shift된 값을 출력한다. ... 반복되며 positive edge에서 sin값이 qout_b와 qout_nb값의 LSB위치에 들어가고 비트가 오른쪽으로 1bit씩 shift한다. ... #10마다 반복되며 q_a의 경우 clk이 변할 때마다 rst_n의 값에 따라 출력값이 달라지고 q_s의 경우 clkd positive edge일 때 rst_n의 값에 따라 출력값이

  리포트 | 18페이지 | 1,000원 | 등록일 2021.01.07

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  중앙대학교 ASIC 미니프로젝트

  [Falling_Edge_Detector.v]module Falling_Edge_Detector(sequence_in,clock,reset,detector_out);input ... next state?? ... parameter Zero = 2'b00, One= 2'b01, OneZero = 2'b10;reg [1:0] current_state,next_state; //current state

  리포트 | 13페이지 | 5,000원 | 등록일 2022.01.21 | 수정일 2022.05.03

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