"verilog 계산기 설계" 검색결과 61-80 / 81건

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  FPGA 디지털 시스템 설계 : 볼링 점수 계산기 프로젝트

  볼링 점수를 계산하는 구조를 간단하게 나타내면 위와 같다.

  리포트 | 3페이지 | 2,000원 | 등록일 2012.06.18

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  [Verilog] Inverse Quentization을 수행하는 코드

  설계 계획 및 배경 이론1. 설계 계획- 프로젝트 착안점이번 Project의 첫번째 Main Point는 Verilog HDL의 응용이다. ... 설계 계획 및 배경 이론1. 설계 계획2. 배경 이론III. Verilog 코드1. IQ.v 코드2. Romiq.v 코드3. Romd.v 코드4. IQ_tb.v 코드IV. ... 제한적인 조건, 즉 여러 가지 요소 경제성, 효율등을 고려할 때 ROM의 크기가 커지게 되면 그만큼 소형화도 어려울 뿐만아니라 경제성도 떨어지게 된다.

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  전자전기컴퓨터설계실험2(전전설2)7주차예비

  State machine은 우리 일상속에서도 많이 사용되는 회로로 관련 제품들(자판기 등)에 대ne ... 실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2 ... 시뮬레이션Functional simulation디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없다.timing

  리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  Verilog 및 Quartus II를 이용한 논리회로 설계 실습 2-예비,결과 보고서

  최상위 비트를 비교하여 크기를 비교하며, 최상위 비트가 같을 때는 다음 하위비트로 넘어가 크기를 비교하는 동작을 반복하도록 설계 했다.-> 진리표와 Simulation waveform의 ... verilog가 지연시간이 확연히 작았다.3) 게이트수준(Gate-level) Verilog를 이용한 4-bit adder 설계ㆍ실험 1) ~ 실험 3)의 simulation waveform을 ... 이용한 4비트 가산기 (4-bit adder) 설계ㆍ실험 1)과 2)의 simulation waveform을 비교 설명하시오.-> 실험1과 실험2의 파형을 비교해 보았을 때, schematic으로

  리포트 | 9페이지 | 1,000원 | 등록일 2009.01.25

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  베릴로그 자판기 설계 프로젝트

  그리고 만약 400원인 상태에서(0001) 입력으로 add1이 들어온다면 add5를 출력하면서 레지스터의 상태는 0원인 상태로(0000) 된다.- bitexchange : 특별한 계산은 ... 있는 돈의 100단위 값을 7segment 로 표시a10,b10~~g10현재 자판기에 있는 돈의 1000단위 값을 7segment 로 표시INNER PORTadd1register100을 ... 배출actrefund1100원 짜리 반환actrefund5500원 짜리 반환S_Out14bit 짜리 멀티비트로 7segment 2개와 이어지며, 현재 금액을 표시한다.a1,b1~~g1현재 자판기에

  리포트 | 42페이지 | 3,000원 | 등록일 2009.08.09

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  led전광판 자료조사

  계산이 어렵다는 문제점이 있다. ... 그러나 현재 표준언어는 VHDL과 Verilog이 두가지 뿐입니다. ... Programmable Gate Array)는 PLD(Programmable Logic Device)의 한 종류입니다모두 회로(디지털)를 프로그램할 수 있다는 특징이 있죠.PLD는 초창기

  리포트 | 3페이지 | 2,500원 | 등록일 2011.11.20

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  [전기전자기초실험] 연산 회로 설계 실험 결과보고서

  계산해보면 최대 지연 시간은 170.3㎱가 되고 최대 동작 주파수는 5.872㎒가 된다.③ 32비트의 덧셈기를 구현할 경우 가장 빠른 동작 속도를 나타내는 덧셈기 찾기- 32비트 덧셈기를 ... 캐리 예측 가산기에서는 입력 오퍼랜드가 결정되면 입력에 의해 결정된,를 이용하여 모든 캐리를 동시에 계산할 수 있다.- 단점? ... verilog시뮬레이션을 통해 실험해 보는 것이었다.

  리포트 | 8페이지 | 1,000원 | 등록일 2009.07.29

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  Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

  즉, 우리가 1bit full-adder를 이용하여 수 bit의 가산기를 구현한다고 하면, 전체적인 개념은 가산기를 bit의 숫자만큼 병렬로 이어놓은 것이 될 것이고, 각 가산기는 ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부작성자 :고려대 전기전자전파 ... 신호가 결과로 얻어지지 않았고, 서 로 다른 신호 X=1 Y=0, 또는 X=0 Y=1을 받았을때에는 결과 값 으로 신호가 얻어질수 있었다.- adder의 구현의 경우 단 1자리의 계산이지만

  리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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  H264/AVC를 위한 디블록킹 필터의 효율적인 구조

  – Get bS Threshold Unit (1)경계 세기 bS 계산+필터링 될 2개의 인접한 4x4 블록은 하나의 bS 값을 공유 bS의 범위 : 0~4 (4: 가장 강한 필터링 ... component - 입력 q2, q1, q0, p0, p1에 의해 출력 q'0 생성 - 입력 q2, q1, q0, p0에 의해 출력 q'1 연산 속도 최소화 하드웨어 구현 시, 크기( ... 및 성능 분석 (1)동작 검증Verilog_HDL을 이용하여 RTL 설계 테27232527272527292826283130272930332628313528303336293134373033353818272929192830312030323322323636262729292729303129323233323435352931343630323537323437383435414132343537343540423537414439404248필터링

  리포트 | 30페이지 | 2,000원 | 등록일 2012.01.28

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  verilog 베릴로그 booth multiplier와 CLA로 구현한 자판기 (보고서,발표자료 포함)DE2-70보드 다운가능 v file 포함

  프로젝트 소개 (1) 프로젝트 목표 수업시간을 통해 배운 카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용하여 verilog ... 설계를 해보는데 목적을 두었습니다. ... 그 중에서도 Multiplier는 booth 알고리즘을 통하여 설계하고 adder는 carry look ahead adder를 설계한 후 array Multiplier와 carry-ripple

  리포트 | 21페이지 | 4,000원 | 등록일 2008.12.29

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  곱셈기(디지털회로 텀프로젝트)

  Positive is not required.해석)signed number 2 비트짜리 곱셈기를 설계하라. ... #Truth table 작성입력 (INPUT)출력 (OUTPUT)a1a010진수b1b010진수부호m3m2m1m0계산값0000000000*************000010-200000000011 ... a1a0)000001(a1a0)000111(a1a0)000110(a1a0)0110f(SOP)=(a1a0b0+a0b1b0) f(SOP)=a0b0# 프로그램 디자인 (max plus , verilog

  리포트 | 5페이지 | 무료 | 등록일 2010.09.17

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  ADDER COMPARATOR

  std_logic);end component;--component를 이용하여 구조적 표현을 사용한다--8개의 비트를 가진 A와 B의 합을 구하기 위해 A와 B를 각각 4비트씩 나누어--계산하려 ... 가산기 즉 adder는 carry를 처리할 수 있도록 full adder로 디자인 한다. 또한 4비트 가산기와 비교기를 2비트 가산기와 비교기를 사용하여 구현해 본다. ... SIMULATION과 FUNTIONAL SIMULATION을 통해 결과값을 확인해본다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog

  리포트 | 21페이지 | 1,000원 | 등록일 2010.03.26

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  연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

  또한 7-세그먼트 제어기도 verilog 시뮬레이션으로 동작시켜 보았다. ... 그 후 Input을 적절히 변화시켜 우리가 설계한 부분이 잘 나오는지(0부터 9까지) 확인하였는데 별 문제 없이 출력값이 나오는 것을 볼 수 있었다. ... 조합 회로 설계 실험학과학년학번분반실험조성명표 8-5. 7-세그먼트 디코더의 결과입 력출 력ABCDabcdefg0101.......1000111....0111.......1111..

  리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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  디지털 논리 실험, Half adder와 Full adder 실험 결과 보고서

  수 있기 때문에 보다 빨리 계산할 수 있다. ... +1000154+10011표 7-2 4비트 Adder/Subtractor의 진리표실험 7에서는 2의 보수를 이용한 4-bit Adder/Subtractor에 대해 공부하고 코드로 설계해 ... 고찰입력출력CinXYCoutS0*************10111010001101101101011111실험 6에서는 Half Adder와 Full Adder의 원리를 공부하고 그 원리를 토대로 회로를 구성하고 Verilog

  리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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  4bit감산기 Verilog구현

  것을 볼 수 있고 c_out은 감산기 역시 FA로 설계하였으므로 필요에 의해 출력되는 것을 알 수 있다. ... 4bit 감산기 설계 및 modelsim으로 시뮬레이션.① 진리표작성▷1bit 감산기의 진리표a[0]b[0]~b[0]c_ins[0]c_out0*************1111110101001101010110101111110101s ... ],c_out); //3번째 위치 계산endmodule/////////////1bit 감산기 모듈///////////////////////////////////module fa(a,

  리포트 | 4페이지 | 2,000원 | 등록일 2009.04.21

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  연산 회로 설계 실험-예비보고서

  목적2진수의 음수 표현을 이해하고, 4-bit 덧셈기/뺄셈기의 구성과 동작 원리를 파악하고 verilog 시뮬레이션을 진행한 후에 FPGA Kit에서 동작을 확인한다. ... 개요① 2진수의 음수 표현의 이해② 4-bit 덧셈기/뺄셈기의 구성과 동작 원리 이해③ 4-bit 덧셈기/뺄셈기의 verilog 시뮬레이션 및 FPGA Kit 실험 수행④ 4-bit ... -7분반연산 회로 설계 실험0541045 송기선▶▶예비보고서1.

  리포트 | 7페이지 | 1,000원 | 등록일 2006.11.23

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  Quartus 툴을 이용하여 verilog로 가감산기.간단한 ALU 구현하기

  셀렉트 시그널에 의해 출력값을 피드백하여 계산을 가능케도 한 설계입니다.오버플로우 발생시 플래그신호를 이용해 발생유무를 확인할 수 있는 것이 특징입니다.ALU(Add,Sub,XOR ... Xor, And, Or, Not을 셀렉트 시그널에 의해 선택하여 계산을 가능하게 하였습니다. Not 을 응용한 드모르간의 법칙도 계산이 가능한 것이 특징입니다. ... 이용하여 해당 신호의 발생유무를 플래그 출력으로 쉽게 알 수 있게 한 것이 특징입니다.Learning Objectives - 이 프로젝트의 목표는 하드웨어 기술 언어 중의 하나인 Verilog

  리포트 | 18페이지 | 9,000원 | 등록일 2007.12.09

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  DAC(design automation conference 2007) 참관기

  HDL시뮬레이터를 연동ㅇ 적용분야- 하드웨어 가속기- 대용량의 정보를 처리하는 설계의 인터페이스그림-7. ... EDA업계 분석가인 게리 스미스씨는 그의 발표에서 Hardware와 Software를 같이 제공하는 토털(Register Transfer Level : VHDL, Verilog언어를 ... 선보였다.그림-. 2007 ExpertLCDㅇ 제품특징- 2000년 3차원 TFT LCD simulation 환경을 세계최초로 제공한 이후 3차원 simulation에서 정확도 및 계산

  리포트 | 5페이지 | 1,000원 | 등록일 2008.06.03

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  [전자, 시스템칩설계]verilog를 이용한 4bit Full adder

  2개의 반가산기와 OR gate로써 구현 최종적으로 이런 형태의 4-bit Adder를 설계한다.LSB의 계산은 앞 단에서 발생하는 carry가 없으므로Half adder를 사용한다 ... 실험 목적반가산기와 전가산기의 원리를 이해하고, 반가산기를 이용한 4-bit (binary) Full adder를 설계해본다.2. ... 실험 결과(1) verilog code & block diagram① Half addermodule halfadd (a, b, sum, co);input a;input b;output

  리포트 | 6페이지 | 1,000원 | 등록일 2006.06.26

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  조합회로 설계 실험-결과레포트

  나머지 출력값들은 실험책 표 8-3의 진리표의 값과 같음을 볼 수 있다.④ 7-세그먼트 제어기 회로 설계-> 앞의 실험과 마찬가지로, 이번 실험에는 대체적으로 결과값들이 논리적으로 ... 다른 로직은 사용하지 않고, 하나의 멀티플렉서만으로 구현하시오.③ 7-세그먼트 디코더의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작시켰을 때의 가능한 최대 동작 주파수를 계산하시오 ... statement가 실행1'b0 : Y = I0;default: Y = I1;endcaseendendmodule-> 저희 조에서는 앞에서 첨부한 에서첫번째 모델로 8X1MUX를 verilog로

  리포트 | 8페이지 | 1,000원 | 등록일 2006.11.23

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