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"digital clock" 검색결과 81-100 / 1,755건

  • 디지털회로실험 LED와 7-세그먼트
    - 밝기가 감소한다.3) 그림 6-6에서 디스플레이 결과를 표 6-2에 완성하여라.표 6-2 7-세그먼트 디스플레이 결과표입력 clock pulse 개수abcdefg0ONONONONONONOFF1OFFONONOFFOFFOFFOFF2ONONOFFONONOFFON3ONONONONOFFOFFON4OFFONONOFFOFFONON5ONOFFONONOFFONON6OFFOFFONONONONON7ONONONOFFOFFOFFOFF8ONONONONONONON9ONONONOFFOFFONON4 ... 디지털 회로 실험 4주차 실험보고서실험1) LED 구동 회로그림 6-5실험2) 7-세그먼트 디스플레이 구동 회로그림6-6-실험 결과1) 그림 6-5에서 Vcc전압을 5V에서 7V로 ... 세그먼트도 LED를 사용하므로 과전류가 흐르는 것을 방지하기 위해 저항과 함께 구성해야 한다.저항 7개를 74LS47 칩과 7-세그먼트에 전선으로 연결해야 하는데 초반에, 7-세그먼트의 c,
    리포트 | 4페이지 | 1,500원 | 등록일 2023.10.24
  • (믿음, 자세한 설명 포함, 10가지 기능, 코드 전체 포함, 직접 작성한 코드, 확장성 좋은 코드)서울시립대학교 전전설2 10주차(Final) 결과레포트(코딩 매우 성공적, A+, 10점 만점 11점, 디지털 시계)
    clock_temp_data[5];OUT_DATA[28] = 8'h3A; //':'OUT_DATA[29] = clock_temp_data[6];OUT_DATA[30] = clock_temp_OUT_DATA ... [24] = clock_temp_data[3];OUT_DATA[25] = 8'h3A; //':'OUT_DATA[26] = clock_temp_data[4];OUT_DATA[27] = ... [2], world_clock_temp_data[3]);always @ (*) begin//am의 경우if(world_AM == 1) beginworld_clock_temp_data_am
    리포트 | 117페이지 | 6,000원 | 등록일 2020.07.22 | 수정일 2020.11.08
  • reading for today issues3 chap1~3(Unit 1) 만점 받은 본문 해석 (오탈자 확인 3번 완료)
    This internal clock influences when we sleep, wake up, and feel hungry. ... Our internal clocks have a 24-hour cycle that tells us when to go to bed. ... 게다가 새 과학 연구들은 빈번한 야식이 학습과 기억에 영향을 줄 수 있다고 보고한다.All humans have an "internal clock."
    리포트 | 7페이지 | 1,000원 | 등록일 2023.08.11
  • 디지털공학과제 - FSM STATE ENCODING
    The output Y is HIGH for one clock cycle out of every N. ... In other words, the output divides the frequency of the clock by N. ... 과제수령 희망여부:ㅇ날짜: 2020.05.12.디지털 공학 과제 # 9학과전자공학과학년학번이름주제Example 3.6 FSM STATE ENCODINGExample 3.6 :A divide-by-N
    리포트 | 2페이지 | 1,000원 | 등록일 2021.02.27
  • (A+/이론/예상결과/고찰) 아주대 논리회로실험 결과보고서10
    즉 8bit라면 8clock(=8번 비교)과정을 통해 변환이 되는 것이다. ... A출력을 비교하여 MSB의 1,0을 판단하고 그다음에 MSB-1 Bit에 data를 준다음 비교하고 이렇게 하여 마지막 LSB까지 비교해 나간다.모두 비교하기 위해서는 bit수만큼의 clock이 ... (이해 상충: conflicts of interest, 공적인 지위를 사적 이익에 남용할 가능성)3.
    리포트 | 9페이지 | 1,000원 | 등록일 2021.10.24
  • 서울시립대 전전설2 결과레포트 2주차 A+
    따라서 memory가 있으며 clock으로 동기화되어야 한다. ... OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 combinational한 논리 회로를 만들어 본다.실험 이론디지털 논리 회로의 종류: combinational, se벼두샤미 ... Design with TTL Gates서론실험 목적TTL 게이트를 이용해 디지털 설계를 해 본다.
    리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22
  • (A+/이론/예상결과/고찰) 아주대 통신실험 결과보고서10
    Master clock이 64kHz encoder의 clock이 32kHz가 되도록 주파수 손잡이를 조정한다.5. ... Slope control system의 경우 각각의 bit마다 clock signal이 따로 필요하기 때문에 더 큰 clock rate를 필요로 하게 된다.5. ... 그 아래에는 clock 신호이다. 샘플러가 clock 신호가 내려갈 때 샘플링하는 것을 상기하여 비교기 출력 신호를 그려 보자.16. 기기를 아래와 같이 조정 하시오.17.
    리포트 | 21페이지 | 1,500원 | 등록일 2021.10.24
  • 경영과 컴퓨터 중간고사 요약정리
    *Digital Writing Systems: Digital writing systems are pen-based systems that capture handwritten input ... A CPU with a higher CPU clock speed means that more instructions can be processed per second than the ... same CPU with a lower CPU clock speed.MemoryMemory refersems characteristics①Storage Media and Storage
    시험자료 | 8페이지 | 1,500원 | 등록일 2020.12.10
  • 서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 결과 보고서
    디지털논리회로실험결과 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. ... 이번 실험에서 clock 신호를 이용해 2개의 7-segment에 서로 다른 패턴을 표시해 봄으로써 실제 7-segment의 사용법을 익힐 수 있었다. ... Clock 신호와 2-to-1 MUX (74LS157), NOT gate 를 이용하여 한 번에 하나의 7-segment만 표시되도록 한 후 clock의 주파수를 높이면 잔상 효과에
    리포트 | 6페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24
  • 울산대학교 전자실험예비23 디지털 조합 논리회로와 순서 논리회로
    비동기 회로는 clock이 없으므로 반도체 면적을 많이 차지하지 않고 빠른 동작을 이룰 수 있는 장점이 있지만 회로설계가 동기식 순서회로처럼 간단하지 않다. ... 실험23 디지털 조합 논리회로와 순서 논리회로학번 : 이름 :1. 실험목적조합회로와 논리회로를 구현해보고 동작원리를 확인한다.2. ... 채널과 두 개 이상의 입력 채널을 가지면, 입출력 모두 이산 상태의 값을 가지고 있고, 또한 각 출력 채널의 상태는 동시에 입력되는 입력 채널의 상태에 의해서 결정되는 장치이다.디지털
    리포트 | 1페이지 | 1,000원 | 등록일 2019.10.18
  • [레포트]디지털 건축가와 그 작품에 내제된 근본적인 사유
    인터넷 및 디지털 네트워크화는 물리적 공간과 가상적 공간을 지속적으로 혼합시키면서 장소성의 개념을 혼란시키고 있다. ... -개인적인 집의 유기적이고 형식적인 구조물은 뫼비우스 띠의 double-locked torus구조를 기초로 하고 있다. ... 디지털 건축가와 그 작품에 내제된 근본적인 사유UN Studio - Ben van Berkel빠르게 변화하는 현대도시에서는 초고속 이동수단의 발달로 공간사용 범위를 갈수록 광범위하게
    리포트 | 6페이지 | 2,000원 | 등록일 2021.02.03
  • 위상 고정 루프 회로(Phase Locked Loop, PLL) 예비보고서
    실험기자재 및 부품4.1 사용기기- 직류 전원- 함수발생기- 디지털 멀티미터 ... 위상 고정 루프 회로(Phase Locked Loop, PLL)예비보고서1. ... 즉 FET DC 바이어스를 조정 혹은 별도의 control voltage를 만들어서 그 전압을 조절함으로써 출력 주파수를 변화시킨다.2) VCO 입출력 전달 특성- 입력 : 제어 전압
    리포트 | 4페이지 | 1,000원 | 등록일 2020.07.27
  • 2023군무원 정보사회론 토막상식
    이용)cf.EU의 ‘구글세’ 부과(글로벌 플랫폼 견제)*초연결사회= 4차산업혁명, 사물인터넷, SNS, 증강현실*과기부‘D.N.A’과제= 데이터, 네트워크, AI*C세대= 커넥티드 ... 세대]베이비붐 세대(디지털 문맹) / X 세대(영 포터)밀레니엄 세대(80년대 출생~): 빌게이츠가 명명 / 디지털 유목민Z세대(00년대 출생~): 디지털 네이티브 / 포노사피엔스 ... (아스트로락커)= 서비스형 랜섬웨어*GO언어= 구글 오픈소스 프로그래밍 언어[NFT](대체불가토큰)(non-fungible token)= 전달가능(기존 암호화폐와 동일) / 그러나
    시험자료 | 9페이지 | 3,000원 | 등록일 2023.05.14
  • 충북대학교 전자공학부 기초회로실험II 결과보고서 실험 23. ADDA 변환기
    계단파형은 0으로 리셋된 계수기에 변환시작 신호가 입력되어 AND gate가 열려 입력되는 clock pulse가 계수기에 입력될 때, 이 계수를 나타내는 2진수이다. ... 측정하라(R=1㏀, RL=5㏀)V3V2V1V0Vout0*************11010001010110011110001001101010111100110111101111(5) 에서 디지털
    리포트 | 2페이지 | 2,000원 | 등록일 2020.09.19
  • 5주차-실험15 결과 - 플립플롭의 기능
    D 플립플롭은 D 래치에 CLK (clock)이 있다는 것이라고 생각할 수 있습니다. ... 실험 (8) 결과 사진은 Q의 파형이고,{bar{Q}}의 파형은 clock pulse 파형과 헷갈려서 측정하지 못하였습니다. ... 0.061 [V])100 (0.055 [V])101 (4.983 [V])111 (4.578 [V])110 (0.071 [V])(8) 의 회로에서 J와 K 입력을 +5V 단자에 연결하고, clock
    리포트 | 14페이지 | 1,500원 | 등록일 2020.10.02
  • 경제 법칙으로 설명한 미디어 산업과 시장의 특징
    예를 들어 ‘디지털 시대의 미디어와 사회’라는 책이 만들어지기까지 저자와 관련된 사람들의 많은 땀과 노력이 필요하지만 e-book한 copy를 추가 생산하는 데 소요되는 비용은 거의 ... 이러한 네트워크 효과를 위해 현재 미디어 시장에서는 전략적으로 사은품과 체험 등의 선물, 번들 서비스 등을 제공한다.네번째 법칙: 락인효과(Lock-In effect)락인(Lock-In ... 전략적으로 만든다.락인효과는 미디어 상품의 전환비용과 연관성이 크다.
    리포트 | 2페이지 | 1,000원 | 등록일 2021.08.15
  • 디지털시스템실험 2주차 예비보고서
    디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험이름 :학번 :실험제목① FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 ... DIP Switch F. 7-Segment 1 DigitG. 8 Array 7-Segment 8Digit실험방법1. Quartus 13.0, ModelSim 13.0 설치2. ... 그림 1과 같은 모듈을 설계하고 C:\DS_2013\LAB01_INTRODUCTION\RTL 폴더에 LAB01_INTRODUCTION.v 라는 이름으로 저장한다.
    리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29
  • 디지털 논리회로의 응용 D/A, A/D Converter/반도체 기억장치
    이 때 ST 단자는 0의 상태로 하고 clock 입력 단자에는 1 Hz, 5 V의 펄스를 인가하여야 한다.VrefQdQbQcQa00.511.522.533.544.555.566.5반도체 ... " https://en.wikipedia.org/wiki/Analog-to-digital_converter Hyperlink "https://en.wikipedia.org/wiki/ ... 나온 데이터를 확인했을 때 제대로 쓰기와 읽기가 작동하는 것을 볼 수 있었다.참고문헌 Hyperlink "https://en.wikipedia.org/wiki/Analog-to-digital_converter
    리포트 | 11페이지 | 1,000원 | 등록일 2022.03.03
  • [A+][예비레포트] 중앙대 아날로그 및 디지털 회로 설계실습 6. 위상 제어 루프기(PLL)
    전압도 고정되어 위상이 고정된다.이러한 위상제어루프는 신호를 복조 하거나 noise로부터 신호를 찾아낼 때 등 라디오, 통신 등 아날로그 분야 뿐만 아니라 클락 펄스를 동기화 시키는 디지털 ... 예상이 틀릴 경우 그 이유를 찾아 서술한다.-1/2πRC가 4배 커질 때 (R과 C 2배)-1/2πRC가 4배 작아질 때 (R과 C 1/2배)1/2πRC가 커질 때는 cut-off ... 위상 제어 루프기(PLL)실습목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화 (Phase Locking) 원리를 이해한다.설계실습계획서2
    리포트 | 9페이지 | 1,000원 | 등록일 2022.04.08
  • 서강대학교 21년도 디지털논리회로실험 6주차 결과레포트 (A+자료) - Flip-flop, Registers
    그림은 clock (CLK)의 timing diagram을 보여준다.CLK은 tper이라는 주기를 가지고, 주기적으로 변화하게 된다. ... 디지털논리회로실험 6주차 실험 보고서목적- Flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다. ... LED_0는 low freq의 clock, CLK_LFC와 연결되어 있기 때문에 계속 주기적으로 깜빡거렸다.그림18-2 BTN_0를 누를 때먼저 BTN_0을 눌러보았다.
    리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18
AI 챗봇
2024년 08월 31일 토요일
AI 챗봇
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2:08 오후
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- 작별인사 독후감
방송통신대학 관련 적절한 예)
- 국내의 사물인터넷 상용화 사례를 찾아보고, 앞으로 기업에 사물인터넷이 어떤 영향을 미칠지 기술하시오
5글자 이하 주제 부적절한 예)
- 정형외과, 아동학대