"RTL" 검색결과 101-120 / 410건

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  quartus 를 사용하여 and-or gate와 NAND gate 구현

  두번째 실습은 우선 F( x,y,z ) = ∑m( 로 표현된 함수를 이해하고 , 이 함수를 각각 2level and or gate 와 2level nand gate 를 사용해 회로로 나타낸 후 , 두 경우에서의 output wave 가 어떠한 지 비교하는 것이다 . 동..

  리포트 | 15페이지 | 2,000원 | 등록일 2020.10.08

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  LIG nex1 합격 자기소개서

  Verilog를 활용하여 RTL coding을 분석하고 시뮬레이션, 테스트 및 구현 업무를 진행하였습니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2022.12.28

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  글로벌 방송 콘텐츠의 포맷,특징 분석,글로벌포맷시장분석,유통장르

  매입과 인수 과정을 거쳐 RTL 그룹 이 되어 유럽에서 가장 거대한 미디어 그룹으로 성장했으며 , 최종적으로 Fremantlemedia 라는 이름을 갖게 되었다 .

  리포트 | 20페이지 | 2,000원 | 등록일 2020.09.07

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  [지방대.합격] 삼성전자인턴 메모리사업부 회로설계 최종합격 자기소개서

  또한 RTL에서 GDS까지의 모든 설계 Flow를 하나의 Script로 자동화하는 등 다양한 디지털/아날로그 회로 설계 프로젝트를 진행하며 실력을 쌓아왔습니다이를 통해 메모리 사업부에서

  자기소개서 | 3페이지 | 5,000원 | 등록일 2023.05.05

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  A+/마케팅관리론 기업탐방과제

  hot-swap HDDInternal 2 x 2.5” SSD / Rear Drive 2 x 2.5” hot-swap HDDExpansionSlots:Riser2개의PCI-E 3k RTL8211E

  시험자료 | 25페이지 | 2,000원 | 등록일 2021.06.25

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  [지방대/최종합격] SK하이닉스 회로개발 자기소개서

  또한 RTL에서 GDS까지의 모든 설계 Flow를 하나의 Script로 자동화하는 등 다양한 디지털/아날로그 회로 설계 프로젝트를 진행하며 실력을 쌓아왔습니다.

  자기소개서 | 4페이지 | 4,500원 | 등록일 2023.05.05

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  드론 지도조종자 기출문제 풀이 C

  Mode)이동제어에 속하는 모드원 모드(Circle Mode), 착륙모드(Land Mode), 브레이크 모드(Brake Mode), 자동 모드(Auto Mode), 집으로 모드(RTL

  시험자료 | 13페이지 | 1,500원 | 등록일 2021.10.05

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  vhdl MEMORY 설계

  [RTL 뷰어]RTL뷰어를 통해 D-F/F가 1개 있는 것을 확인하였다.ROM 설계오른쪽 그림과 같은 4Byte(8bit)의 ROM을 설계입력? CLK : 읽기 기준 동기 클럭? ... [RTL 뷰어]RTL뷰어를 통해 D-F/F가 4개 생긴 것을 한 눈에 볼 수 있었다.VARIABLE을 이용한 시프트레지스터 설계라이브러리 선언문입출력 포트 선언문variable 변수는 ... [RTL 뷰어]D/F-F은 variable 변수로 인해하나만 생성된 것을 확인05 실습소감이번 실습은 정말 간단해서 좋았다.

  리포트 | 10페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2019.06.13

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  디지털시계

  소개글디지털 시계를 verilog rtl 레벨로 코딩해보았습니다.목차watch (최상위 Top rtl 레벨 소스)Controller (rtl 레벨소스)Mod_60 (rtl 레벨소스) ... Mod_24(rtl 레벨소스)Mod_10(rtl 레벨소스)Mod_6(rtl 레벨소스)Mod_3(rtl 레벨소스)(작성자:탁형옥 2012.8.5)`timescale 1ns / 1psmodule

  리포트 | 7페이지 | 3,000원 | 등록일 2012.08.05

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  VHDL실습 디지털 시계

  그 후 12가 되면 다시 1로 돌아간다.RTL viewer를 통해 설계한 12진 카운터를 확인할 수 있다.FND decoder다음과 같이 시뮬레이션을 통해 확인한다.RTL viewer를 ... 사진의 23번째 줄처럼 카운트값을 1/10000로 축소하여 2499로 설정해야 한다.시뮬레이션 창에서 Edit->set end time을 100mu s로 수정하여 시뮬레이션 한다.RTL ... 일의자리가 1001로 9, 십의자리가 0101로 5, 즉 59 일 때 carry에 1일 발생하는 것을 확인할 수 있다.RTL viewer를 통해 설계한 60진 카운터를 확인할 수 있다

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  숫자지우기게임

  (rtl 레벨소스)Segment7(rtl 레벨소스)(작성자:탁형옥 2012.8.5)/*논리이름:난수 발생된 수열의 숫자를 지우는 게임(rev 0.4)만든 날짜:2009.12.12저자 ... 소개글주기적으로 발생하는 난수를 주기적으로 천이시키면서발생된 순열중의 숫자를 버튼 선택에 따라 하나 하나지우는 게임목차Digit_deletion_game (rtl 레벨 소스)Random_sequence

  리포트 | 8페이지 | 3,000원 | 등록일 2012.08.05

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  VHDL실습 상태머신 설계

  RTL뷰어를 통해 내가 설계한 것을 확인할 수 있다.ADC제어기 설계6~15 번째 줄? 입출력포트를 정의해주었다.18 번째 줄? ... RTL뷰어를 통해 설계된 것을 확인할 수 있다.Dual counter 설계6~14 번째 줄? 입출력 포트를 정의해주었다.17 번째 줄? ... RTL뷰어를 통해 내가 설계한 것을 확인할 수 있다.Stepping motor 설계6~13 번째 줄? 입출력 포트를 정의해주었다.16 번째 줄?

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  디지털논리 가위바위보 게임

  레벨 소스)Toss (rtl 레벨소스)Ranbdom_Sequence (rtl 레벨소스)기타)( altera primitive dffea사용)(작성자:탁형옥 2012.8.5)/*논리이름 ... 가위 바위 보 컨트롤러가 발생하는 가위 바위 보와 사람이 선택한 가위 바위 보에 의한 게임으로 컨트롤러를 통해서 랜덤 생성된 가위 바위 보를 만든다.목차Auto toss( Top rtl

  리포트 | 5페이지 | 1,000원 | 등록일 2012.08.05 | 수정일 2024.05.16

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  디지털논리회로실험(Verilog HDL) - SR Latch, Level-Sensitive D-latch, D Flip-Flop

  실험결과(1) Simulation(2) RTL Viewer2.2 D-latch? ... 실험결과(1) Simulation(2) RTL Viewer2.4 Gated D-Latch, edge triggered D Flip-Flop? ... Use the Quartus RTL Viewer tool to examine the gate-level circuit produced from the code, and use the

  리포트 | 12페이지 | 1,000원 | 등록일 2019.08.29

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  VHDL실습 16진, 10진, 3진(5-6-7), 12진(2-13)카운터 설계 및 구현

  또 7이 되면 다시 5로 돌아갈 수 있도록 카운터에 ’101’을 넣어줬다.RTL viewer를 통해 5-6-7반복 3진 카운터가 다음과 같이 설계되었음을 확인한다. ... 발생할 때 참을 반환 하는 것으로 clk ‘event and clk=’1’ 로 rising edge를 표현했다.10진 카운터 이기 때문에 클락이 9가 되면 초기화 할 수 있게 짰다.RTL ... 컴파일을 한다.컴파일 후 vwf파일을 불러와 \시간지연이 일어난 것을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩의 위치를 확인 할 수 있다.RTL

  리포트 | 17페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 메모리(ROM,RAM)설계

  따라서 내부에 4개의 플립플롭이 생긴다RTL뷰어를 통해 내가 설계한 것을 다음과 같이 확인할 수 있다. 4개의 플립플롭이 생긴 것을 확인할 수 있다.variablevariable을 ... 사용한다. clk가 rising edge일 때마다 a에는 din을 b에는 a를 c에는 b를 dout에는 c를 할당한다.vwf파일을 새로 만들어 다음과 같이 파형을 확인할 수 있다.RTL뷰어를

  리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 MUX 및 Decoder

  1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.schematic과 vhdl로 설계한 것이 RTL viewer를 ... 1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.RTL viewer를 통해 다음과 같이 설계되었음을 확인한다.(3 ... 1 demultiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.RTL viewer를 통해 다음과 같이 설계되었음을 확인한다.S가

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  디지털논리회로실험(Verilog HDL) - Real-time clock, counter

  약 1초 뒤에 key0을 누르게 되면 다시 15시 00분 00초로 초기화 됨을 알 수 있다.(3) RTL Viewer2.2 Part Ⅲ : Reaction TimerDesign and ... LEDR의 불이 켜지고 초를 세기 시작한다. key3을 누르면 초를 세는 것을 정지하고 LEDR의 불을 끈다. key0을 누르면 값을 0으로 초기화하는 것을 볼 수 있다.(3) RTL

  리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29

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  [VerilogHDL] 4bit 2진 덧셈기 설계(LED 및 dotmatrix 제어)

  출력된다.결과 값이 출력됨과 동시에 dotmatrix블럭에서는 "김정수"이라는 문구가 좌에서 우로 이동하면서 디스플레이 된다.A, C키패드 눌렀을 때와 3, 7 키패드를 눌렀을 때의 결과를 RTL

  리포트 | 8페이지 | 1,000원 | 등록일 2015.08.02

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  정보통신기사 필기 전과목(6과목) 정리

  동작속도 : ECL > TTL = RTL > DTL > CMOS > HTL7. 소비전력 : ECL > HTL > TTL > RTL = DTL > CMOS8. ... 잡음 여유도 : HTL > CMOS > TTL = DTL > RTL = ECL◆푸시풀 증폭기1.

  시험자료 | 55페이지 | 5,000원 | 등록일 2013.05.22 | 수정일 2015.01.10

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