"adder" 검색결과 101-120 / 1,218건

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  [디지털논리회로1] Ripple carry adder

  about ripple carry adderRipple Carry Adder(RCA)는 Full Adder를 일렬로 연결하여 구성한 덧셈회로이다. ... 말 그대로 2진수의 덧셈을 하는 논리 회로이며, 종류로는 반가산기와 전가산기가 있다. ripple carry adder를 구현하기 위해 사용한 전가산기(Full-Adder)는 3개의 ... 여기서 ripple은 ‘잔물결을 일으키며 흐르다’라는 뜻으로, carry값이 ripple(전달)되어지는 것, 즉 이전의 adder에서 out으로 나온 carry값이 다음 adder에서의

  리포트 | 3페이지 | 2,000원 | 등록일 2015.03.16

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  kogge stone Adder

  kogge_stone Adder를 verilog HDL를 사용하여 설계하였다

  리포트 | 4,500원 | 등록일 2010.06.25

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  Brent-Kung Adder

  Brent-Kung Adder를 Verilog HDL로 작성하였습니다.

  리포트 | 4,500원 | 등록일 2010.06.25

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  [예비보고서(자료조사)] Half Adder, Full Adder, Half Subtracter, Full Subtracter(가산기, 감산기)

  실습 내용(이론)Adder에는 Half Adder와 Full Adder가 있다. ... Adder에 대해서 알아보고, Half Adder와 Full Adder가 무엇인지 알아보자,▶Adder(가산기): Adder란 한국어로 ‘가산기’라고 불리는 것인데 여기서 가산기는 ... 예비 보고서(Full Adder, Half Adder, Subtracter)1.

  리포트 | 6페이지 | 1,000원 | 등록일 2015.06.05

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  FINAL Project booth multiplier 와 carry Look ahead adder를 이용한 자판기 설계

  (adder_go));adder4bit adder0(.a(adder_go[3:0]), .b(from_register[3:0]), .cin(1'b0),.s(go_register[3:0 ... [7:4]),.cout(cout[1]));adder4bit adder2(.a(adder_go[11:8]), .b(from_register[11:8]), .cin(cout[1]),.s ... ]),.cout(cout[0]));adder4bit adder1(.a(adder_go[7:4]), .b(from_register[7:4]), .cin(cout[0]),.s(go_register

  리포트 | 22페이지 | 5,000원 | 등록일 2018.04.04

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  기초전자공학실험2 Adder (가산기)

  기초전자공학실험21.TitleAdder (가산기)2.Name3.AbstractHalf Adder 와 Full Adder를 작성하고 Full Adder를 이용해서 4bit Digit ... Adder를 구현한다. ... Full Adder를 응용하여 2 bit Subtractor(감산기)를 구현한다.4.BackgroundHalf Adder (반가산기)컴퓨터로 이진숫자를 덧셈하기 위해 사용되는 논리

  리포트 | 34페이지 | 1,000원 | 등록일 2014.07.09

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  통신회로 및 실습 - Full Adder 설계

  통신회로 및 실습[과제 2] Full Adder 설계정보통신공학과2010160101 윤희진2013.04.021. ... *전가산기 진리표*실습결과 및 고찰이번 실습은 half_adder두 개로 전가산기를 구현하는 실습이었다. ... Half Adder 구현-Set as Top Module -> Check Design Rules -> Create Schematic Symbol4.

  리포트 | 4페이지 | 3,000원 | 등록일 2014.07.11

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  VLSI 설계 과제_Full adder

  기존에 만들어 놓았던 FULL_ADDER와의 높이를 맟추면서 metal2를 사용하지 않고 두가지(ADDER와 XOR)를 넣어 주었다.수업중에 배부받은 프린트의 모양을 그대로 해서 FULL_ADDER를 ... 설계했다면 그 크기를 줄이는 것도 가능했을 것이다.3. 1bit Full_Adder의 파형xor와 연결되지 않은 FULL_Adder의 동작 파형이다. ... 1bit Full Adder + Xor layout(143 X 71 = 10153)8비트 가감산기를 만들기 위해서 FULL_ADDER와 XOR을 하나의 cell안에 넣어주었다.

  리포트 | 8페이지 | 1,500원 | 등록일 2011.05.25

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  디지털 시스템 (VHDL Half Adder, Full Adder, 로직과 VHDL로 설계) 인터비전 report

  adder 동작적 모델 (VHDL) 파형Full adder 동작적 모델 (VHDL) C로 codingFull adder (VHDL) 파형11월 24일디코더 VHDL 동작적 모델 ( ... (VHDL) C언어로 codingHalf adder (VHDL) 회로도Half adder (VHDL) 파형11월 17일Half adder 동작적 모델 (VHDL) C로 codingHalf ... 업 카운터 설계(파형)11월 3일Master-Slave FF (회로도)Master-Slave FF (파형)3초과 code (회로도)3초과 code (회로도)11월 10일Half adder

  리포트 | 9페이지 | 1,000원 | 등록일 2012.12.28

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  인하대학교 전자공학과 디지털논리회로 comparator, full adder

  `timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2016..

  리포트 | 4페이지 | 1,000원 | 등록일 2017.10.15

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  [논리회로설계실험]반가산기와 전가산기 설계(Half Adder and Full Adder 설계 보고서)

  반가산기와 전가산기의 차이점인 자릿수를 입력하고 출력 할 수 있는 변수의 차이였는데 이를 이해하니 구현하는 것 자체는 어렵지 않았다. 첫 번째 실험이었던 OR-Gate를 만들면서 수많은 시행착오를 겪었는데 그때 터득한 Port map을 이용한 Entity를 다른 E..

  리포트 | 10페이지 | 1,500원 | 등록일 2015.07.06

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  Full-adder를 이용한 16bit adder

  Full_adder port map ( a(3), b(3), carry(2), sum(3), carry(3) ) ; A4 : Full_adder port map ( a(4) ... library IEEE;use IEEE.std_logic_1164.all;entity adder16 is port ( sum : buffer std_logic_vector ... port map ( a(0), b(0), cin, sum(0), carry(0) ) ; A1 : Full_adder port map ( a(1), b(1), carry(0),

  리포트 | 2페이지 | 1,500원 | 등록일 2008.12.07

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  성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다.

  s_0=’0’, s_1=’1’, s_2=’1’, s_3=’1’2)주어진 code를 활용하여 4bit Full_adder를 구현하시오. 1.Full_adder 코드는 그대로 사용합니다 ... (스캔 첨부 가능)1.Full_adder schematicmost bit에서의 c_out값은 ‘0’을 가진다. ... 각 bit 단위에서의 full_adder module port설정이 들어가야 합니다.3.‘tb_4full’ 이라는 testbench를 만드시오.

  리포트 | 2페이지 | 1,000원 | 등록일 2017.05.23

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  VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) Ripple Carry Adder,CLA Adder Simulation 결과 보고서

  하지만 Full Adder의 Carry입력이 이전 Full Adder의 Carry 출력이므로 하나의 Full Adder가 계산되기 위해 이전 Full Adder의 연산이 선행되어야 ... Ripple Carry Adder의 설계방법Ripple Carry Adder는 여러 개의 Full Adder를 이용하여 임의의 비트 수를 더하는 기능을 하는 논리회로이다. ... VLSI 설계 및 프로젝트 실습 REPORTRipple Carry Adder, CLA Adder Layout 및 Simulation1.

  리포트 | 22페이지 | 2,000원 | 등록일 2015.09.30 | 수정일 2015.11.11

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  경희대학교 논리회로 레포트 - 쿼터스를 이용하여 Full Adder / 8bits Adder 의 Wave Form을 출력하고, 값이 변경되는 지점을 설명하시오.

  ∴ Random 입력값에 대한 진리표가 아래와 같은 Full Adder의 진리표를 만족하므로,위 Wave Form은 옳게 출력되었다고 할 수 있다.b. 8bits Adder.①②③⑤④① ... / 8bits Adder 의 Wave Form을 출력하고, 값이 변경되는 지점을 설명하시오. ... 저번 실습시간에 조교님이 8bits Adder의 입력값에 따른 결과값을 설명해주셔서 이번 과제를 하는데 어려움은 많이 없었다.

  리포트 | 2페이지 | 2,000원 | 등록일 2016.04.17

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  물리실험Ⅱ(이학전자실험) 결과보고서 Voltage divider Voltage adder

  물리실험Ⅱ(이학전자실험) 결과보고서Voltage dividerVoltage adder1. ... Waveform generator, oscilloscope, multi-meter, 전원 공급기와 bread board의 사 용법을 익힌다.② Voltage divider과 Voltage adder을 ... [실험3] Voltage adder (AC: 10㎑, 5V / DC: 10V)(1) DC on① R1=100㏀ (98.2㏀), R2=1㏀ (0.927㏀), R3=100㏀ (98.2㏀

  리포트 | 13페이지 | 1,500원 | 등록일 2017.06.06 | 수정일 2018.10.01

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  예비03_Adder&Subtractor

  또한 이 두 방법을 이용하여 4-bit serial adder와 4-bit parallel adder를 각각 구성하시오.2진 직렬 가산기2진 병렬 가산기- serial ... 목적Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 이를 바탕으로 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 ... 서약합니다.학 부: 전자공학부제출일: 10.09.27 (월)과목명: 논리회로실험조교명: 유창승분 반: 월F학 번: 200920148성 명: 이슬기200920148_이슬기_예비03_Adder

  리포트 | 7페이지 | 2,500원 | 등록일 2010.10.19

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  VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) Half Adder,Full Adder (HA,FA) Layout Simulation 결과 보고서

  VLSI 설계 및 프로젝트 실습 REPORTHalf Adder, Full Adder Layout 및 Simulation1. ... 좀 더 자세히 살펴보면 Full Adder를 구성하고 있는 Half Adder의 영향 때문인. ... Half Adder의 설계방법Half Adder는 두 개의 입력 신호를 받아 두 개의 출력 신호 Sum과 Carry를 출력하는 논리 회로이다.

  리포트 | 15페이지 | 2,000원 | 등록일 2015.09.30

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  Carry Look ahead Adder의 정의

  Carry Look ahead Adder 정의Ripple carry adder의 문제점을 개선한 고속 병렬 adder라고 할 수 있다. ... Carry-out이 LSB에서 MSB로 차례대로 발생하던 ripple adder 와 달리 Adder의 계산 속도를 개선하기 위해 가산기의 Carry-out출력이 가급적 빨리 이루어 ... 지도록 별도의 논리 게이트의 조합을 사용하는 특징이 있다Carry Look ahead Adder 기본 동작 원리*P(Carry propagate):If P=1, 이전 비트에서 carry가

  리포트 | 3페이지 | 1,000원 | 등록일 2010.07.09

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  [VHDL][논리회로] Full adder 설계(xor과 and or not)

  [VHDL][논리회로] Full adder 설계A+받은 설계 입니다xor과 and or not 2가지로 설계

  리포트 | 1,000원 | 등록일 2014.11.15

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