"디지털 집적회로" 검색결과 1-20 / 2,018건

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  전자회로실험 결과보고서 디지털집적회로

  디지털 집적회로1. 실험제목디지털 집적회로: AND, OR, NAND, NOR gate2. ... Propagation Delay 측정그림과 같이 회로를 구성하고 신호발생기를 통해 사각파를 입력한다. 오실로스코프를 통해 Vin, Vout를 측정한다. ... PMOS NMOS비에 따른 Voltage Transfer Charateristic그림 1과 같은 회로를 구성하고 Vin 전압을 바꾸어가며 Vout을 측정한다.

  리포트 | 8페이지 | 3,000원 | 등록일 2019.10.03

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  디집적, 디지털집적회로설계 이론과제 인하대

  리포트 | 3페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 2주차 인하대

  것처럼 간단한 방식이 아니라 각 소자들을 트렌지스터 단계에서 직접 텍스트로 작성하는 것이기 때문에 아직은 생소하게 느껴지지만 많은 연습을 수반한다면 금방 익숙해 질 수 있을 것 같다.디지털집적회로설계

  리포트 | 7페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 9주차 인하대

  20은 측정된 fulladder의 전류 전력이다.전력을 소모하는 element들이 없기 때문에 전력은 음수가 나오거나 매우 작은 값이 출력된다.고찰이번과제는 HSPICE로 단순 회로

  리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 11주차 인하대

  이후 트랜지스터로 회로를 구현하는 부분은 위의 시뮬레이션 코드의 구현부와 동일하다. ... 한가지 추가로 알게된 것은 실제 회로를 구현하는 것처럼 작성한 layout을 통해 추출한 코드에도 capacitor가 존재한다는 것이다. ... 트랜지스터 레벨 회로를 살펴보면, 과제의 조건대로 mobility의 비율 를 만족하도록 transistor의 size를 구했을 때 에서 을 만족한다() 따라서 pull up network의

  리포트 | 10페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 4주차 인하대

  layout 하다 보면 실력이 더 향상 될 것으로 기대된다.디지털집적회로설계 실습 4주차 과제 ... 우선 CMOS 회로에서 load capacitor가 충전되고 방전되는 시간이 같아야 하므로 NMOS와 PMOS의 저항이 동일해야 한다. 이를 식으로 표현하면 다음과 같다. ... layout을 진행하는 것은 크게 어렵지 않았다.지난주에 비해 단축키나 각 부분에서 어떤 명령어를 입력하고 어떤 painting을 해야 하는지도 확실히 더 익숙해졌고 좀 더 복잡한 회로들을

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 13주차 인하대

  직관적으로 이해하며 layout을 작성하기가 편했다.우선 NAND gate의 Transistor size부터 결정해보자.그림3은 NAND gate 회로이다. ... 즉, 100ns 동안 한번의 클락주기(1->0)가 진행되도록 했다.그림10과 그림11은 추출한 4-bit RCA with DFF 코드의 회로 구현부다. ... 그림2는 작성한 Layout의 회로이다.NAND gate에 각각 4개의 트랜지스터가 사용되고 inverter에 2개의 트랜지스터가 사용되므로 D-FF을 구현하는데 총 36개의 트랜지스터가

  리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 3주차 인하대

  아니어서 비교적 쉽게 진행할 수 있었고 tool을 다루고 단축키를 사용하고 좀 더 익숙해 지는 부분에 있어서는 더 많은 연습이 필요할 것 같다.디지털집적회로설계 실습 3주차 과제 ... 점은 없었고 간단하게 Layout 했다.다만 아직 약어나 단축키를 사용함에 있어서는 미숙한 부분이 많아서 실제로 실습을 진행할 때는 3번정도 다시 만들었다.크게 어렵거나 복잡한 회로가

  리포트 | 4페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 10주차 인하대

  세로의 길이를 좀더 확인하기 쉽도록 했다.개인적으로 이번에 최적화 이외에도 magic tool의 영역선택, copy, 비활성화 등 조작법도 많이 익힌 것 같아 의미가 많은 과제였다.디지털집적회로설계 ... 입출력부의 polycontact와 via, metal1, 2 사이의 간격은 상하좌우 최소 4칸의 간격을 유지하도록 그렸다.다음으로 transistor level에서 nand의 회로를 ... , contact의 간격은 최소 4칸이상씩 떨어져 있도록 하면서 면적을 최소화 할 수 있도록 최대한 최소사이즈를 사용했다.그림5는 inverter의 transistor level 회로다

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 7주차 인하대

  이전에 작성한 기본게이트 subckt를 사용해 강의노트에 나와있는 회로 그대로 작성해 주었다. ... NAND gate도 마찬가지로 이전과제에서 이미 구현을 했고 트랜지스터 레벨 cmos 회로를 보고 작성했다. ... 이렇게 필요한 기본게이트들을 작성하고 과제 문제들에 대한 단위 회로들을 각각 subcircuit으로 작성했다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 12주차 인하대

  우선 출력 carry cout을 결정하는 회로단부터 살펴보자.그림2는 cout을 결정하는 회로이다. ... Inverter의 경우 pull up, down network에 각각 1개의 트랜지스터가 연결된 회로이다. 이제 ! ... cout 회로에 있는 트랜지스터 width의 배, inverter 기준 3배(48칸)가 되도록 작성했다.!cout, !

  리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

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  실험예비42 디지털집접회로

  디지털 집적회로 : AND,OR 게이트Ⅰ. 기초이론ⅰ. AND , OR 게이트 특성AND 게이트의 동작은 입력의 수와는 무관하다. ... 모든 입력이 높은 값일 때만 높은 출력값을 얻을 수 있는 3입력 논리회로를 게이트의조합으로 설계한다. 회로를 그린다.? 실험에 의해 회로를 검토한다. ... 진리표에 결과를 기록하고 이 회로의 부울식 표현을

  리포트 | 5페이지 | 1,000원 | 등록일 2010.06.14

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  디지털 집적 회로 AND 예비레포트

  디지털 집적 회로 AND, OR 게이트1. ... 디지털 회로에서 특정 노드의 값은 ‘1’ 또는 ‘0’로 나타낸다. ... 실제의 회로에서는 수치를 나타내는 신호를 축적하는 작용을 하는 플립플롭, 수치를 나타내는 신호인 펄스의 타이밍을 잡는 시간 지연소자 등이 필요하다.예) 기본적 논리회로(디지털 논리회로

  리포트 | 4페이지 | 4,000원 | 등록일 2009.03.11

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  디지털 집적회로 (Model Sim) 과제 및 코드

  ①Only above 8 lines printed②Double the sizes of RAM and ROM(for the given "rom.data")③Double the sizes of RAM and ROM(for the modified "rom.data")

  리포트 | 5페이지 | 2,000원 | 등록일 2021.06.14

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  삼성전자 회로설계 자기소개서 (2)

  웨어러블 디바이스용 집적회로 설계 과목을 수강하며 최근 늘어난 IOT, 모바일 기기에 대응하기 위하여 고성능 저전력 회로 집적 회로를 설계하는 방법들에 대해 배웠습니다.회로의 검증에 ... Verilog를 사용해서는 디지털 회로의 Behavioral level, RTL level에서 디자인할 수 있도록 연습을 하였습니다. ... 삼성전자를 지원한 이유와 입사 후 회사에서 이루고 싶은 꿈을 기술하십시오. (700자)컴퓨터 구조와 디지털 회로에 흥미 있어서 삼성전자 S.LSI 사업부에 지원하였습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.05

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  서강대학교 21년도 디지털논리회로실험 2주차 보고서 (A+자료) - Logic Gates, FPGA

  Logic signals and gates디지털 논리 값은 0(low)와 1(high)가 있는데, 기본적인 함수 AND, OR, NOT, NAND, NOR를 이용해 디지털 논리 회로를 ... DIO0, DIO1을 연결하여 4개의 경우의 수(00,01,10,11)를 입력하고 출력을 DIgital Reader로 측정해보았다. ... 디지털논리회로실험 2주차 실험 보고서목적- TTL logic gates의 동작 방법을 익히고, Logic level과 noise margins, fanout에 대해 이해한다.- Gates를

  리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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  성균관대학교 디지털집적회로설계 cad과제 5

  1. SRAM cell Design6T SRAM SchematicRead를 안정적으로 잘 하려면 NM0, NM1의 pull down 능력이 NM3, NM4보다 좋아야 한다. Cell Ratio가 1.5가 되게 설계를 했다. Write를 안정적으로 잘 하려면 NM4, N..

  리포트 | 20페이지 | 2,500원 | 등록일 2021.05.31

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  성균관대학교 디지털집적회로설계 cad과제 4

  Carry와 mux cell의 delay가 adder의 delay에 가장 dominant하다. 그래서 carry와 mux cell의 delay를 최대로 하기 위해 carry cell의 input들이 Cin=1, G=0, P= 0->1이 되는 상황과 mux cell의 i..

  리포트 | 20페이지 | 2,000원 | 등록일 2021.05.31

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  성균관대학교 디지털집적회로설계 cad과제 1

  2. Process corner AB에서 A는 nMOS의 전자의 mobility, B는 pMOS 그것이다. N은 normal, S는 slow, F는 fast를 의미한다. 빠른 pmos와 느린 nmos(SF)를 사용하면 Vout이 방전되는 속도가 느려지고 VIL이 증가하..

  리포트 | 7페이지 | 1,500원 | 등록일 2021.05.31 | 수정일 2021.06.01

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  Design Flow of a Digital IC 요약

  flow of digiral IC design / 디지털 집적회로의 설계 흐름* Associated issues and emerging trends during the digital ... . / 전자기기 디자인에서 집적회로와 SoC의 역학* Design abstraction levels of digital IC design / 디지털 집적회로 설계의 추상화 레벨* Design ... IC design process / 디지털 집적회로 설계 과정과 관련된 문제 및 최신 동향The role of digital IC/SoC design in CE products-

  리포트 | 3페이지 | 1,000원 | 등록일 2020.04.15

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