"시립대 전전설2" 검색결과 1-20 / 381건

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  시립대 전전설2 Velilog 최종발표본

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 2주차

  상태확인PIN설정설정ABSC핀 설정값P63P67P191P196실제 핀버튼 스위치1버튼 스위치2LED 1LED 2①②④5. ... Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 실험 목적- Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다.2.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  시립대_전전설2_Velilog_예비리포트_7주차

  실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. ... 실험 코드 분석(1) 로직 설계 및 컴파일 및 코드분석(2) 핀 설정(3) 테스트 벤치 작성 후 컴파일(4) 시뮬레이션2) 직렬입력 / 병렬출력 회로(1) 로직 설계 및 컴파일 및 ... 현재의 상태에 의해 출력이 결정되는 스테이트 머신2. 데이터의 입력은 State를 바꾸는 데에만 사용되고, 결과에 영향을 미치지 않는다3.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  시립대 전전설2 Velilog 결과리포트 6주차

  이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... 실험 목적2. 배경 이론3. 결과4. 결론 및 고찰1. ... 또는 논블럭킹 대입문 좌측에 위치한 변수인 bcd와 달리 최종 output인 exc는 reg형으로 지정해주면 안되고 생략하거나 wire로 지정해주어야 하기 때문이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 3주차

  따라서 output1 이 이고, output2 가 s이 되는 것이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... 문법은 ‘xor /*gate type*/ (출력, 입력1, 입력2)’이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... = input1 + input2 + input3; 위 코드는 output1의 자리가 올림 수 자리이고, output2의 자리가 그보다 아래 자리 수 이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 7주차

  Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 목적배경 이론실험 장비시뮬레이션 결과와 실험결과 비교(1) Dynamic 7 Segment(2) PIEZO PIANO(3) Count With PIEZO결론 및 고찰실험 목적이번 ... Piezo의 사용법과 더 자세한 verilog code사용법을 배우는 데에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 표시해 줄 수 있는 최소의 장치HBE Combo 2

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 예비리포트 4주차

  목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4-bit Comparator참고 ... 이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션2) 전가산기(1) 프로젝트 생성, 로직 설계 ... 그러면 1001이 나오는데 이것이 -7을 2진수로 표현하는 방법이다.(2) 테스트 벤치 작성 후 컴파일(3) 핀 설정(4) 시뮬레이션실험 전 응용 과제 preview1-bit comparator프로젝트

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 4주차

  그리고 감산기를 설계하면서 이제까지 그냥 듣고만 넘겼던 2의 보수에 관한 개념을 확실히 잡을 수 있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr ... ) 전가산기 : 두 개의 입력 비트와 자리올림의 입력비트(Carry IN : Ci)를 합하여 합과 자리올림(Carry out : Co)을 출력시키는 논리 회로(반가산기의 입력에 자리 ... 올림 입력 비트를 추가시킨 회로).(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대_전전설2_Velilog_예비리포트_1주치

  )저항(4.7kΩ 2개, 220Ω 1개, 330Ω 2개)LED(Red 2개)2pole DIP 스위치 1개4. ... 실험 목적- 각각의 TTL을 이용하여 논리 회로를 설계 및 실험 해본다.2. ... 참고 문헌1) 교안2) 마이크로 프로세서 교재3) TTL gate datasheet

  리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 5주차

  0011 ) + ( 0000 + 0011) = 01000011이 출력된다.결론Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다참고문헌-전전설 ... 조합에 대해서 M개의 출력 단자 중 1개만 High값이 출력되고, 나머지 출력단자에서는 Low값이 출력된다.그중 3x8 디코더는 3개의 입력선과 8개의 출력선을 갖는 디코더를 의미한다.CBAO7O6O5O4O3O2O1O00000 ... 때문에 간단하게 나타낸 진리표만 첨부하면S1S2Q00A01B10C11D위와 같은 진리표를 얻을 수 있다.논리회로논리식Q = S1’S2’A + S1’S2B + S1S2’C + S1S2D4

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 7주차

  Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안 ... 핀 설정2. ... Mealy machine(1) 로직 설계 및 컴파일 및 코드 분석(2) 핀 설정3) vending machine(1) 로직 설계 및 컴파일 및 코드 분석(2) 핀 설정(4) 8-bit

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 3주차

  Modeling)- code시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 ... 실험 장비 및 부품(Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo Ⅱ-DLD2) 부품LED실험 전 과제AND GATE시뮬레이션 ... 목적배경 이론실험 장비실험 전 과제AND GATENAND GATE실험 전 응용 과제 preview1bit Full Adder –Gate Primitive Modeling1bit Full

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 8주차

  코드, 핀 설정, 테스트 벤치2) 핀 번호 설정3) 시뮬레이션참고 문헌전전설 교안 ... 목적배경 이론실험 전 과제7segmentDynamic 7 SegmentPIEZO 3옥타브 ‘도’음 내기PIEZO PIANO74LS193A countersCount With PIEZO참고 ... 이때 입력주파수를 2로 나누어준 값으로 계산해 주는 이유는 클럭이 내려가고 올라가고 하는 것 때문이다.(2) 핀 설정(3) 시뮬레이션 결과PIEZO PIANO(1) 회로 코드, 핀

  리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

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  서울시립대 전전설1 2주차 결과 레포트

  PostLab Report제 2주차개요와 계측기 1(전압전류원, DVM) 실험과목명전자전기컴퓨터설계실험1담당 교수담당 조교실험일실험조학번이름목차0. ... 측정값과 이론값을 비교하면서 옴의 법칙과 키르히호프 법칙이 역으로도 맞아떨어짐을 확인할 수 있었다.나 - 실험 결과의 해석대부분의 측정값이 이론값과 오차율 1~2% 이하로 근접한 결과를 ... Materials & Methods)가 – 실험에 사용된 도구, 실험 절차 및 측정 방법사용된 도구(Materials)- 실험 장비 : 디지털 멀티미터(Agilent 34405A), 전원공급기

  리포트 | 14페이지 | 1,500원 | 등록일 2019.11.11

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  서울시립대 전전설2 결과레포트 2주차 A+

  111 S1 C1입력 100 S1 C0입력 000 S0 C0입력 001 S1 C0입력 110 S0 C1결과 분석Combo box에 전원을 연결하면 각종 출력 장치에 불이 들어온다.2번 ... OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 combinational한 논리 회로를 만들어 본다.실험 이론디지털 논리 회로의 종류: combinational, se벼두샤미 ... 논리도도 첨부하였다.전가산기의 경우는 아래와 같다.실험 결과 및 분석측정 결과Combo box 동작 확인전원 on스위치스위치 on 출력 1스위치 off 출력 0OR gate(7432

  리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22

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  서울시립대학교(시립대) 전자전기컴퓨터설계실험2(전전설2) 파이널 프로젝트(Final Project)

  전자전기컴퓨터설계실험 2(최기상 교수님)파이널 프로젝트1. 설계 목표2. 코드 설명3. 작동 모습1. ... 시간 설정 기능들은 TEXT LCD를 통해 출력한다.☞ 각 기능들은 DIPSW를 통해 설정한다.☞ 시간, 날짝 변경은 SW를 통해 변경한다.☞ 입력 clk로 1MHz를 사용한다.2. ... lcd_rw, piezo;output [7:0] lcd_data;wire lcd_e;reg piezo;reg lcd_rs, lcd_rw;reg [7:0] lcd_data;reg [2:

  리포트 | 78페이지 | 1,500원 | 등록일 2023.11.12 | 수정일 2023.11.24

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  서울시립대 전전설2 Lab-06 예비리포트 (2020 최신)

  이 플립플롭들의 출력값은 다시 피드백되어 Input과 함께 output에 영향을 미친다.2. ... counter 등 다양한 순차회로를 behavioral modeling, module instantiation 등의 방식을 통해 설계하고 시뮬레이션 후 장비에서 동작을 테스트한다.2.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

  실습 1~2의 모듈과 시뮬레이션 내용은 상기에 정리되어있다. ... / c, s : LED 1, 2- full_adder 프로젝트 아래 만든 half_adder.v 파일- 테스트벤치 파일- 시뮬레이션 결과-- half_adder.ucf 파일[실습 2 ... 또한 initial문은 synthesizable하지 않아서 테스트벤치 파일 작성에만 사용할 수 있다.2.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-06 결과리포트 (2020 최신)

  이 플립플롭들의 출력값은 다시 피드백되어 Input과 함께 output에 영향을 미친다.2. ... counter 등 다양한 순차회로를 behavioral modeling, module instantiation 등의 방식을 통해 설계하고 시뮬레이션 후 장비에서 동작을 테스트한다.2.

  리포트 | 21페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)

  이번에는 좌측 하단 탭 중 symbol 탭에 들어가 symbol name filter에 ‘and2’를 입력하고 symbols 목록에서 and2를 선택한다. ... ISE Design Suite 14.7을 실행하여 New Project를 클릭한다.2. 프로젝트명과 저장 위치를 정하고 schematic type을 선택한다.3. ... ISE가 제공하는 다양한 Logic gate symbol을 사용해 회로를 설계하고 최종적으로 FPGA Device configuration을 통해 동작을 확인하여 설계 능력을 함양한다.2.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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