"J/K FF" 검색결과 1-20 / 259건

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  홍익대 디지털논리실험및설계 10주차 예비보고서 A+

  0001< 회로 구현 >첫 번째 FF의 J, K가 1로 고정되어있으므로 Q0은 항상 toggle 된다.두 번째 FF은 Q0이 J,K로 들어가고 있으므로 Q1은 Q0이 1이 될 때마다 ... 첫 번째 FF의 J,K는 11로 고정하여 항상 toggle이 일어나도록 한다. 두 번째 FF은 Q0이 1일 때에만 toggle이 일어난다. ... K가 모두 1일 때 toggle이 일어난다. toggle을 기준으로 살펴보면첫 번째 FF은 J, K 가 HIGH 로 고정되어 있으므로 항상 toggle이 일어난다.

  리포트 | 6페이지 | 1,000원 | 등록일 2023.09.18

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  [A+]아날로그및디지털회로설계실습 11장 결과보고서

  다만 J와 K 입력은 이전 플립 플로의 출력의 상태에 영향을 받는다. ... 세번째 stage 부터는 이전단의 Q 출력과 그 이 전단의 Q 출력값을 AND한 결과값을 J와 K입력으로 대입한다. ... 이전 FF의 출력을 입력으로 사용한다.

  리포트 | 10페이지 | 1,000원 | 등록일 2024.02.18

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  JK flip flops 실험보고서

  JK FF의 진리표 (3)그림 4. S=1일 때의 JK FF의 timing diagram3. Master-slave FF (S=C=J=K=1 로 설정한 후 실험)3.1. ... J와 K를 “1”로 놓고 SET(S)와 CLEAR(C)의 값에 따른 출력을 조사한다. 또 J와 K를 “0”으로 놓고 S와 C의 값에 따른 출력을 조사한다. ... 이를 통해 초기의 정보를 유추할 수 있게 하므로, 초기 정보 저장의 역할을 담당한다고 볼 수 있다.J = K = 1SCQ101011001101J = K = 0SCQ101011001101표

  리포트 | 5페이지 | 1,000원 | 등록일 2021.04.06

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  한양대 counter

  (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다.JK Flip-Flop의 timing diagram은 다음과 같다.다른 FF과 마찬가지로 output 값에서 ... and gate를 추가한 FF이다. ... SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다.S(set) R

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  Slot die 공정을 통한 페로브스카이트 태양전지 제작 실험

  FF가 직사각형의 모양에 가까울수록 efficiency가 높다.Figure 6 Efficiency가 높은 두 전지의 J-V Curve, K3-3-1, N9-4-1Figure 7 Efficiency가 ... 이 전지에 대한 J-V Curve는 아래의 두 그래프와 같다. P가 최대인 점에서 수직 방향 넓이가 FF이다. ... 그리고 만들어진 PSC의 FF와 efficiency를 측정하고 photovoltaic parameter를 얻어 J-V Curve를 그려봤다.

  리포트 | 6페이지 | 4,000원 | 등록일 2023.02.15

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  실험23_계수기 회로_예비레포트

  제목 : 계수기 회로⑴ JK flip-flop에서 입력이 J=K=1 일 때 토글 동작이 되는 이유를 설명하라.JK flip-flop(이하 FF)에 J=K=1의 신호가 입력되면 출력Ｑ가 ... 이때 J신호는 S신호로, K신호는 R신호로 매칭된다.Ｑ가 1인 경우를 생각해보자, J와 K에 모두 1이 인가된 경우이므로, AND-1에 입력된 신호는 1-1이고, AND-2에 입력된 ... 따라서 출력Ｑ은 0, 출력bar{Ｑ}은 1이다.따라서 J와 K에 모두 1이 인가되면 출력이 반전되는 toggle 동작이 일어남을 확인 할 수 있다.⑵ JK flip-flop에서 토글

  리포트 | 2페이지 | 1,000원 | 등록일 2020.04.15

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  한양대학교 기계공학부 재료역학전산설계 레포트

  = {bmatrix{k2&k3&k4#k3&k4&k5#k4&k5&k6}} {bmatrix{d _{2,x} =?#d _{2,y} =? ... = sortrows(f);ff1 = ff*[1 0]';ff2 = ff*[0 1]';plot(ff2,ff1)xlabel("stress");ylabel("height");problem ... ···Sigma = zeros(1,3);for i=1:length(weights)for j=1:length(weights)xi=gausspoints(i); eta=gausspoints

  리포트 | 7페이지 | 10,000원 | 등록일 2023.11.12

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  VHDL 실습(D-FF, JK-FF, Counter) 결과

  여기에서는 CLK이 상승에지일 때에만 발생하게 해서 입력이 J,K가 0일때는 이전상태를 유지하고, J=0, K=1이면 RESET되서 출력이 0이되며 J=1, K=0이면 SET되서 출력이 ... 작용하였을 때 J,K가 모두 1일 때 출력이 이전상태의 반전되는 값이 되는 것을 제외하고 S,R-FF과 같은 동작을 하는 플립플롭이다. ... VHDL실습(D-FF,JK-FF,Counter) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.?

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  SR-FF/JK-FF

  이것은 .j(j).k(k).clk(clk).q(q).nq(nq)의 식을 보고 알수 있습니다.그리고 clk을 5ns주기로 값을 무한으로 반복해주면서 주었고 s,r의 초기값을 0 0으로 ... 구현input값에는j,k,clk값을 넣어주었고, output값 q, nq 에는 밑에서 always문으로 구현을 해주었기 때문에 reg로 선언했습니다. ... 입력값이 1 1일 경우에는 ~q, ~nq로 부정 대응해주었습니다.위에 작성한 module을 연결해주기 위해서 q와nq값을 wire로 연결해주었고 입력값인 j,k,clk는reg 로선언해주었습니다

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  실험6 이진 계수기 (Binanry Counter) 결과보고서 A+ 레포트

  먼저 Switch 1에 CLK 신호를 Switch 2에는 CLR을 연결하였고, 나머지 J와 K, preset 등 에는 위의 회로 와 같이 연결하였다. ... 마지막 실험은 TTL IC 7476 dual JK FF 2개와 TTL IC 7408을 사용하여 위의 그림과 같은 동기형 계수기를 만 들었다.

  리포트 | 6페이지 | 2,000원 | 등록일 2023.11.15

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  디지틀논리회로실험 10 플립플롭

  S JK - FF J,K,C 에 따른 Q,/Q 를 구한다7474 을 이용한 D-FF 2 분주 회로 클락 ( 채널 1) 이 상승 엣지일때 Q1( 채널 2) 가 Toggle 된다 .7476 ... 따라서 D 형 플립플롭은 클록입력이 0 에서 1 로 바뀔 때 D 입력의 상태를 저장하게된다 . 3.JK 플립플롭 RS 에서와 달리 JK 플립플롭에서는 J,K 가 1 이여도 클록펄스에 ... 이를 보안하고 기능을 강화하고자 하여 만든것이 JK 래치인데 J,K 가 각각 1 이면 Toggle( 반전 ) 상태가 되어 금지상태가 없어 보다 안정적이고 기능을 추가하였다고 볼 수

  리포트 | 12페이지 | 3,000원 | 등록일 2019.11.05 | 수정일 2021.11.15

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  서강대학교 21년도 디지털논리회로실험 6주차 결과레포트 (A+자료) - Flip-flop, Registers

  위의 JK FF은 CLK이 high이고, J와 K가 둘 다 1일 때, 이전 출력을 toggle하여 내보낸다. ... 즉 그림15-1에서 CLR=0, JK=11인 상황의 동작을 수행하는 flip-flop이다.따라서 JK flip-flop은 J=K라면, J=0일 때는 이전의 상태를 유지하고 J=1일 ... K이면 T FF으로 기능하니, 그냥 FJKC를 FTC로 교체해주면 되었다.

  리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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  [A+보고서] 회로실험 플립플롭의 기능 예비보고서

  J와 K입력은 J=K=1인 조건에서 모호한 출력 상태를 갖지 않는다는 큰 차이를 제외하고는 클록 입력을 갖는 RS 플립플롭과 동일한 방법으로 플립플롭의 상태를 제어한다. ... J=K=1인 조건에서 플립플롭은 항상 출력 값을 반전시킨다. ... 따 라서 플립플롭의 setup 및 hold 시간을 지켜주는 것이 중요하다.Edge-triggerd 플립플롭 회로도(5) T flip-flopJ-K플립플롭은 J와 K 입력을 묶어서 하나의

  리포트 | 7페이지 | 1,500원 | 등록일 2022.12.24

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  플립플롭 실험보고서

  하지만 이런 식으로 불안정한 구간이 있으므로 JK FF, D FF, T FF등으로 변형하여 사용한다. ... 실험목적본 실험을 통해 R-S 플립플롭에 대해 알아본다.J-K 플립플롭에 대해 알아본다.D 플립플롭에 대해 알아본다.T 플립플롭에 대해 알아본다.Master-Slave J-K 플립플롭에 ... J-K 플립플롭을 활용하여 T 플립플롭을 구성하라.

  리포트 | 12페이지 | 1,000원 | 등록일 2020.04.26

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  홍익대_디지털논리회로실험_9주차 예비보고서_A+

  이 경우 B를 EN으로 활용한 것이다.1.2 존슨 카운터와 링 카운터에 대하여 설명하시오.링 카운터는 D Flip-flop과 J-k Flip-flop으로 구현할 수 있다. ... 에 LOW를 입력해주고 FF1, FF2, FF3의 에 LOW를 입력해주면 초기조건을 만족시킨다.실험 결과2.1 기본실험 (1)D Flip-flop은 CLK가 0에서 1로 바뀌는 순간 ... (n=0~7)2.3 응용실험 (1)마지막 D Flip-flop 즉 FF3의 출력 값을 첫번째 D Flip-flop의 입력으로 사용하는 것이 존슨 카운터이다.

  리포트 | 6페이지 | 1,500원 | 등록일 2024.05.15

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  6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

  J-K Flipflopmodule JKflipflop(clk,J,K,Q,NQ);input J,K,clk;output Q,NQ;wire w1,w2,w3;and and1(w1,NQ,J) ... ;and and2(w2,Q,~K);or or1(w3,w1,w2);Dflipflop dfff(clk,w3,Q,NQ);endmodule4. ... 초기값을 결정하기위해 clr 이라는 변수를 사용하여 D-FF에 clr값을 넣고 clr이 1일 때 Q가 1로 초기화되도록 해주면module Dflipflop(clr,clk,D,Q,NQ

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  [동역학제어실험]진동 신호의 시간 및 주파수 영역 해석 및 Auto-correlation 과 Spectral density

  | ^{2} S _{ff} ( omega ) (4.19)여기서, R _{ff} 는 input F(t) 의 auto-correlation fu007000.9090.9140.0000.500 ... 1} ^{INF } (a _{k} cos( {2 pi k} over {T} t)+b _{k} sin( {2 pi k} over {T} t))#a _{k} =0`(k=0,1,2`... ... ^{-j omega tau } `d tau }(2.17)위 식의 전개 과정을 설명하면, e ^{( {hat{t}} - {hat{t}} )j omega } =1 를 안쪽의 적분에 곱하고

  리포트 | 19페이지 | 4,000원 | 등록일 2021.03.04

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  (2019년도 A+) PEMFC, DSSC 결과보고서

  V를 변하시켜 측정을 통해 J-V, P-V그래프를 그린다. FF와 효율을 계산할 수 있다. ... 이를 통해 V-J, P-J그래프를 그려 전체적인 경향을 알아본다. 연료전지 반응에 필요한 수소와 산소의 양을 계산할 수 있다. ... 구하시오.PEMFC에는 Anode: H2 →2H++2e- Cathode: 0.5O2 +2H++2e- →H2O 반응이 일어나고 있다.임의로 수소와 공기를 이상기체라 가정하자. 300K,

  리포트 | 9페이지 | 2,500원 | 등록일 2020.04.16

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  전기전자회로실험 9주차 결과보고서

  이 값들이 10% 이상 차이가 나면 그 이유를 설명하시오.H(jw)= {V _{0}} over {V _{i}} = {j(wL-1/wC)} over {R+j(wL-1/wC)} = {1 ... 관측하시오.⑥R=5k OMEGA 인 경우 구형파 입력에 대해v _{S} 및v _{R} 의 파형을 함께 스케치하시오. ... 에 기록하시오.④v _{s}에 진폭2V, 주파수f _{c}인 구형파를 인가하고v _{s}및v _{R}의 파형을 스케치하여 그림 9.5 에 기록하시오.⑤ 그림 9.3의 회로에서R=5k

  리포트 | 9페이지 | 3,000원 | 등록일 2021.01.06

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  디지털 논리 회로 설계 실험 최종프로젝트 레포트 A+ 타이밍게임(회로도있음)

  -JK-FF을 T-FF처럼 사용하기 위해 J와 K에 해당하는 인풋에 같은 값을 연결해준다. T-FF의 인풋 T와 같아진다. 따라서 상태유지, 반전 이라는 결과값만 갖게 된다. ... Stage 2에서 다시 한 번 “확인” button을 누르면 Stage 1로 돌아간다.>> JK-FF를 사용해서 T-FF과 같은 역할로 만들어준다. ... JK-FF와 and gate로 묶고 74390의 클리어 인풋으로 연결시킨다.(4) Stage 2에서는 Stage 1에서 선택한 LED의 불이 들어온 상태로 고정된다.

  리포트 | 11페이지 | 2,000원 | 등록일 2021.07.09

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