"Lab05" 검색결과 1-20 / 3,207건

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  매트랩 과제6 18.05.04

  >> for x_iter=1:100for y_iter=1:100comp=(50-x_iter)/50*2+(50-y_iter)/50*2*i;mid_val=0;numx=0;while (abs(mid_val) x_ind=1:100;>> y_ind=1:100;>> figure(..

  리포트 | 1페이지 | 1,000원 | 등록일 2021.02.07

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  매트랩 과제8-18.05.24

  >> x=-8:.5:8;%Note the semicolon ‘;’ at the end of the sentence (*important)>> y=x; %And you will see why the ’;’ is important!!!!! >> [X, Y]=meshgrid..

  리포트 | 1페이지 | 1,000원 | 등록일 2021.02.07

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

  Result of this lab(1) [실습 1] 2:4 Decoder를 설계하시오.Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 2:4 Decoder의

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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  서강대학교 23년도 마이크로프로세서응용실험 5주차 Lab05 결과레포트 (A+자료)

  명령이 execute되었을 때, 2 cycle동안 다음 두 명령어를 예측하여 fetch했는데, branch가 진행되며 2 cycle을 날리게 되기 때문이다.추가실험A.가설(목적)lab

  리포트 | 31페이지 | 2,000원 | 등록일 2024.03.24

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

  Pre-reportCombinational Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Combinational Logic을 설계 및 실험(Encoder/Decoder, Mux/Demux 등)하고, ..

  리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 5주차 Lab05 결과 레포트 Combinational Logic 2, 전자전기컴퓨터설계실험2,

  전자전기컴퓨터공학부 설계 및 실험2Post Lab-05Combinational Logic 2실 험 날 짜학 번이 름목차1. ... 다음과 같다.cdab000111100001111111011이 출력으로 나오는 부분만 보면 F=A’BCD+AB’CD+ABC’D+ABCD’로 논리회로를 설계할 수 있다.(2)회로도본 lab05

  리포트 | 22페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 5주차 Lab05 예비 레포트 Combinational Logic 2, 전자전기컴퓨터설계실험2,

  전자전기컴퓨터공학부 설계 및 실험2Pre La-05Combinational Logic 1실 험 날 짜학 번이 름목차1.

  리포트 | 19페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  Lab#05 Combinational Logic Design 2

  Post-Lab ReportLab#05 Combinational Logic Design 2@ Decoder, Encoder and Mux담당 교수강 상 혁담당 조교실 험 일실 험 조학 ... Purpose of this lab3나. Essential backgrounds32. Materials & Methods5가. Materials5나. Methods5다. ... Result of the lab15가. Inlab1. 2bit 2:1 Mux15나. Inlab2. 4:1 Mux17다. Inlab3. BCD to Excess-3195.

  리포트 | 26페이지 | 1,500원 | 등록일 2016.09.11

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  전전컴실험III 제06주 Lab05 OPAMP3 Post

  Low pass filterPre-lab에서 제시하였던 식을 이용하여 DC gain과 Q값, 또 fo의 값을 먼저 확인해보자. ... Low pass filterPre-lab에서 제시하였던 식을 이용하여 DC gain과 Q값, 또 fo의 값을 먼저 확인해보자. ... (0) Purpose of this Lab.이번 실험에서는 Active-RC filter인 Sallen-key filter를 구현하고 이와 더불어 회로에서 나타나는 특성(전달 함수,

  리포트 | 8페이지 | 2,500원 | 등록일 2017.02.05 | 수정일 2017.03.26

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  전전컴실험III 제05주 Lab04 OPAMP2 Pre

  (0) Purpose of this Lab.이번 실험에서는 Operational Amplifier를 이용하여 instrumentation amplifier Circuit를 설계한다. ... 가변저항을 이용하여 회로의 이득을 손쉽게 조정할 수 있다는 것을 확인하는 것을 목표로 한다.(1) Essential Backgrounds (Required theory) for this Lab ... [그림 2][그림 3](2) Pre-lab & Simulation[1-1] 3개의 operational amplifier를 사용하여 instrumentation amplifier 회로를

  리포트 | 6페이지 | 2,000원 | 등록일 2017.02.05

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  전전컴실험III 제05주 Lab04 OPAMP2 Post

  (0) Purpose of this Lab.이번 실험에서는 Operational Amplifier를 이용하여 instrumentation amplifier Circuit를 설계한다. ... 이 회로의 특성을 파악하고, 가변저항을 이용하여 회로의 이득을 손쉽게 조정할 수 있다는 것을 확인하는 것을 목표로 한다.(1) Result of this Lab.[1-1] 3개의 operational ... 계측 가산기는 이 전에 설계했던 차동 증폭기와 마찬가지로 두 신호의 차를 증폭하는 역할을 수행하지만 차동 증폭기가 가지고 있던 단점이 보완된 회로라고 생각하면 된다.Pre lab에서

  리포트 | 7페이지 | 2,500원 | 등록일 2017.02.05 | 수정일 2017.03.26

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  전전컴실험III 제06주 Lab05 OPAMP3 Pre

  (0) Purpose of this Lab.이번 실험에서는 Active-RC filter인 Sallen-key filter를 구현하고 이와 더불어 회로에서 나타나는 특성(전달 함수, ... 이로써 회로에 대한 이해도를 높이는 것을 목표로 한다.(1) Essential Backgrounds (Required theory) for this Lab 2차 filter와 Sallen-key ... underdamped 되었다고 말하며, Q가 0.5인 회로를 critical damped, 마지막으로 Q가 0.5보다 작은 회로를 overdamped 되었다고 말한다.(2) Pre-lab

  리포트 | 11페이지 | 2,000원 | 등록일 2017.02.05

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  [A+]전전컴실험I_Lab05_Matlab을 이용한 전기회로의 분석과 시뮬레이션

  1우측_Example 1만약 i와 j가 같다면 a(i,j) = 2이고, i가 j보다 클때는 a(i,j) = 1 이며 그 외의 경우에는 a(i,j) = 0 이다.X가 0부터 시작하여 1까지 0.05씩 ... Purpose of this Lab‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 2나. ... Materials(Equipments, Devices) of this Lab ‥‥‥‥‥‥‥‥‥‥‥‥‥‥84.

  리포트 | 10페이지 | 1,000원 | 등록일 2017.11.24

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ6주차. ... 따라서 Binary to BCD & Excess-3 Code Convertor가 잘 동작한다는 것을 알 수 있다.Discussion2-bit 2 * 1 MuxPre-Lab과의 비교 ... 결과, 2-bit 2 * 1 Mux가 정상 작동함을 확인할 수 있었다.4-bit 4 * 1 MuxPre-Lab과의 비교 결과, 4-bit 4 * 1 Mux가 정상 작동함을 확인할 수

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제05주 Lab04 Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ5주차. ... 이용한 연산 모듈Pre-Lab과의 비교 결과, 4-bit Comparator를 이용한 연산 모듈이 정상 작동함을 확인할 수 있었다.ConclusionVerilog HDL을 이용하여 ... 같을 경우, AS = 0이면 Sum = A + B, AS = 1이면 Sum = A - B임을 알 수 있다.Discussion4-bit Full Adder SubtractorPre-Lab과의

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ6주차. ... ISE Digital Design Tool (Version - 14.7)HBE-ComboⅡ-SE Board (included - Xilinx Spartan3 FPGA Chip)Pre-Lab실험 ... 2로 조작할 수 있는 4가지 경우에 따라 bus switch 5, 6, 7, 8의 상태를 각각 Output으로 내보낼 것이다.Reference교안 – Verilog HDL 실습 Lab

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제05주 Lab04 Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ5주차. ... 따라서 4-bit Full Subtractor가 제대로 동작함을 확인할 수 있다.Reference교안 – Verilog HDL 실습 Lab#04 Combinational Logic ... ISE Digital Design Tool (Version - 14.7)HBE-ComboⅡ-SE Board (included - Xilinx Spartan3 FPGA Chip)Pre-Lab실험

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  실험2 제07주 Lab05 Pre Mux & DMux & BCD

  Predata of this Lab1) Lab 1 of 2-bit 2:1 Mux2) Lab 2 of 1-bit 4:1 Mux3) Lab 3 of BCD to Excess-3 Code ... Method1) Procedure of Lab 12) Procedure of Lab 23) Procedure of Lab 33. ... Introduction1) Purpose of this Lab2) Essential background for this Lab2.

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  실험2 제05주 Lab03 Pre Gate Primitive & Behavioral Modeling

  Method1) Procedure of Lab 12) Procedure of Lab 23) Procedure of Lab 33. ... Predata of this Lab1) Lab 1 of 1-bit Full adder in Gate primitive modeling2) Lab 2 of 1-bit Full adder ... Introduction1) Purpose of this Lab2) Essential background for this Lab2.

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  실험2 제07주 Lab05 Post Mux & DMux & BCD

  Introduction1) Purpose of this Lab2) Essential background for this Lab2. ... of Lab 2 (1-bit 4:1 Mux)3) Measured data and description of Lab 3(BCD to Excess-3 Code Convertor)3. ... Lab 1과 Lab2를 종합하여 회로를 분석해볼 때, N개의 Input이 들어올 때, 필요한 Select bit은 개가 필요하다는 중요한 사실을 알 수 있었다.

  리포트 | 11페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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