"VHDL및 실습" 검색결과 1-20 / 184건

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  논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

  PurposeXilinx프로그램과 VHDL code를 이용해 기초적인 조합논리회로와 4 bit full adder & subtracter를 설계해 본다. ... 이를 통해 Xilinx프로그램과 VHDL code에 대해 익히고 4 bit full adder & subtracter의 작동원리에 대해 알아본다.2. ... 변수 M의 상태에 따라M:0 -> s=x+yM:1 -> s=x-y 가 된다.이를 적용해 4비트 가/감산기를 설계하면 다음 그림과 같다.설계한 4 bit 가/감산기를 Xilinx에 VHDL

  리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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  VHDL실습 MUX 및 Decoder

  VHDL 및 실습MUX 및 Decoder 설계 및 시뮬레이션1.서론 및 배경이론논리게이트를 사용한 흐름제어-> ENABLE은 ‘할 수 있게 하다’라는 의미로 출력을 제어할 수 있는 ... 시간지연이 일어난 것을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩이 어느 위치에 있는지 확인할 수 있다.file-new-VHDL file을 ... 넣든 출력이 1이 나온다.입력B가 1로 고정된 nor게이트이다. or게이트의 반대로 입력이 둘 다 0인 경우에만 출력1이 나오므로 입력A에 어떤 값을 넣든 출력은 0이 나온다.2.실습

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

  실습명 : 4주차 VHDL 실습2. ... VHDL 및 실습ReportSR F.F.~12진 카운터제출일2013년 4월 1일최종기한2013년 4월 1일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 경 ... 실습 및 시뮬레이션(1) SR F.F.

  리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL을 이용한 Mux, Demux, incoder, decoder, FND 설계 및 실습

  VHDL 및 실습ReportMux ~ FND의 설계 및 실습제출일2013년 3월 25일최종기한2013년 3월 25일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 ... 실습 및 시뮬레이션(1) 1비트 2x1 Muxa. Schematic으로 설계b. ... 실습명 : 3주차 VHDL 수업 실습2.

  리포트 | 16페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL실습 16진, 10진, 3진(5-6-7), 12진(2-13)카운터 설계 및 구현

  VHDL 및 실습카운터 설계 및 시뮬레이션1.서론 및 배경이론(1) SR-F/FSR플립플롭의 회로는 다음과 같이 NAND게이트 두 개로 이루어져있다. ... 또, 플립플롭을 통과할 때 마다 지연되어 필요 없는 값이 생기게 된다.2.실습 내용(1) 16진 카운터클락의 rising edge에서 값이 변하는 카운터를 설계해 보았다. 16진 카운터 ... 값이 증가하는 모습은 led에 불이 들어오도록 구현했다.그 후 컴파일을 한다.컴파일 후 vwf파일을 불러와 \시간지연이 일어난 것을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로

  리포트 | 17페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL 임베디드 실습 레포트 및 프로젝트

  영남대학교 컴퓨터 공학과 2009학년도 2학기 임베디드 실습 과제 및 레포트

  리포트 | 11페이지 | 2,000원 | 등록일 2010.09.15

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  [모터] 스텝 모터 의 기능 및 장단점 설계 실습(VHDL)

  정지 시에 높은 유지토크로 위치를 유지할 수 있으며, 기동 및 정지 응답성이 양호하다. ... ) p.6end case; end if; end if; end if; end process; p3: process(state) begin case state is소스(VHDL이용) ... (공장내의 로봇 등에 활용)소스(VHDL이용) p.1library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all

  리포트 | 21페이지 | 1,000원 | 등록일 2005.07.19

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  VHDL-1-가산기,감산기

  REPORT실습제목: 반가산기1. 주제 배경 이론2진수의 덧셈을 구현하는 회로이다. 한 자리 수만 존재한다고 가정한다. ... 두 가지 설계 모두 반가산기의 Truth table과 동일하고 알맞게 설계된 것을 알 수 있다.실습제목: 전가산기1. ... 시뮬레이션 결과 및 설명SchematicVHDLX는 50ns 간격으로, Y는 100ns 간격으로, Cin은 200ns 간격으로 설정했다.I) 0~50ns -> X=0, Y=0, Cin

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

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  Mux&Decoder2차레포트 디지털회로설계

  REPORT기본로직 설계 및 시뮬레이션 검증제출일2020전 공전자공학과 목디지털회로설계학 번.담당교수.이 름.제 1장 서론1-1 1차 레포트의 필요성 및 목적1-2 오늘 실습내용의 ... DE2작동 사진은 역시 없다.제 3장 요약 및 결론이번에 처음으로 스위치 제어를 통해 무언가 결과가 나타나는 5가지 실습을 진행하였고 보드에 적용 시켜보았다.실습을하다 schematic ... 설계하고 DE2 보드로 작동하기제 3장 요약 및 결론레포터의 목적(1) 1비트 2x1 Mux Schematic , VHDL(2) 2비트 2x1 Mux Schematic , VHDL

  리포트 | 15페이지 | 2,000원 | 등록일 2022.01.05

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  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  HDL및 실습-component 문을 이용한 시계 설계-목차———————————————MUX 2x1 component------------------------------------ ... FND의 출력은 7비트를 할당해야 하므로 (6..0)으로 설정한 것을 볼 수 있다...실습 결과DE2 보드를 이용한 결과 및 문제점의 해결방안처음 DE2 보드에 sof 파일을 넣었을 ... -p.18DE2 보드를 이용한 결과 및 문제점의 해결 방안결과 고찰MUX 2x1 component멀티플렉서의 정의MUX 란 Multiplexer를 뜻한다.

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  VHDL을 공학자(특히 미국 대학 교수)들이 개발함으로 인해 이 언어 자체가 문학성, 학문성 및 진보성을 밖에 안된다. ... 즉, VHDL을 이용하여 Behavioral 기술, RTL(Register Transfer Level) 기술 및 Gate Level의 기술을 할 수 있다.② VHDL은 특정 Simulator ... 실험 장비 및 재료가. 실험 장비HBE Combo-II SE3.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  전감산기 verilog 설계

  Schematic 설계 회로를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행 ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1. ... 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  디지털시스템설계실습 전감산기 결과보고서

  Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2. ... 디지털시스템 설계 실습 2주차 결과보고서학과전자공학과학년3학번성명※전감산기 설계(진리표. 논리식. 동작표현)1. 전감산기 연산은 다음과 같다. ... 전감산기에 대해서 복습함과 동시에 VHDL로 설계하는 여러 방법들을 배울 수 있는 시간이었다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

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  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  기반으로 하는 언어, 대소문자를 구분하지 않음, 현장 설계 기능 게이트 어레이 및 집적회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용되는 언어, ... -요약 : Verilog가 VHDL보다 문법적으로 자유롭고, 쉬우나, 복잡한 작업에서는 VHDL이 더 유리함.2. ... XST 단계까지 실행하시오.- 실습1위 사진처럼 and게이트를 나타내는 코드를 작성하고 Synthesize를 성공적으로 실행하였다.- 실습2위 사진처럼 Gate Primitive를

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

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  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  시뮬레이션 및 장비 동작 테스트를 하는 실습이다. ... [실습 2]부터는 모듈 작성 이후 시뮬레이션 및 combo 동작 테스트는 상기 [실습 1]의 과정과 동일하게 진행한다. ... Verilog HDL과 VHDL의 장단점을 조사하시오.VHDL은 Top-down(하향식)방식의 디자인이 가능해 설계 기간을 단축시킬 수 있고 놓치기 쉬운 error들을 초기에 검증하여

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... 결론 및 고찰: 이번 실습을 통해 수업 시간에 배운 1bit full adder, 4bit full adder를 코드로 구현하고 test bench 코드의 시뮬레이션 파형이 이론대로 ... fulladder 설계시 XOR연산을 사용을 금지했으므로EXOR = XY +X’Y’와 같이 XOR 연산을 signal로 정의하여 연산을 수행했다.3) 4bit Full Adder의 VHDL

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  Materials & Methods (실험 장비 및 재료와 실험 방법) ‥‥ 8가. ... Materials & Methods (실험 장비 및 재료와 실험 방법)가. ... (핀은 and게이트 실습과 같은 Button SW와 LED를 사용)i) bit operatorsii) Gate Primitiveiii) Behavioral modeling(5) Lab

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  ROM&RAM 설계

  HDL및 실습-Signal/Variable, ROM&RAM 설계-목차———————————————Signal 과 Variable------------------------------- ... 이용한 코드출력 결과RAM 설계 ---------------------------------------------------p.11이론적 배경VHDL를 이용한 코드출력 결과고찰-- ... 수 있는 것을 객체(object)라고 부르며, 객체의 종류는 signal, variable, constant로 나눌 수 있다. signal은 VHDL 합성 시에 선으로 구현 가능한

  리포트 | 14페이지 | 1,500원 | 등록일 2020.10.05

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  서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  Materials & Methods (실험 장비 및 재료와 실험 방법) ‥ 8가. ... Materials & Methods (실험 장비 및 재료와 실험 방법)가. ... 2이번 실습은 Gate Primitive 를 이용하여 실습 1을 반복하는 실습이었다.

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  [논리회로설계실험]VHDL을 활용한 LCD설계

  1.목적(Purpose)이번실습은 FPGA의 LCD를 조작하는 실습이다. ... 나머지 32자리는 LCD에 표시할 값을 결정하는 state, 그리고 줄바꿈을 해야하는 state로 총 39개의 state(X”00”~X”26”)를 이용한다.3)Reference 및 ... 추가적으로, 22번째 state는 줄바꿈이다. 38이후의 state는 0으로 초기화 되었다.2)Algorithm 설명 및 이해각 process가 어떤식으로 값을 주고받고, LCD를

  리포트 | 7페이지 | 2,000원 | 등록일 2021.06.26

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