"VHDL실습" 검색결과 1-20 / 277건

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  multiplexer(멀티플렉서) VHDL 실습보고서

  multiplexers-in-digital-logic/fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1)VHDL ... 1.목적(Purpose)이번 실습은 8-1 Multiplexer를 구현하는 실습으로 8개의 입력값중 1개의 출력값을 선택하여 만들어내는 Multiplexer를 설계하는 실습이다. 8개의 ... 지난 실습에 이어 component를 이용하여 실습하는데, 자일링스 상에서 먼저 2-1multiplexer을 모듈로 만들고, 이 모듈을 component로 불러오는 방법을 이용하여

  리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  VHDL을 통해 구현한 ShiftRegister 실습보고서

  VHDL Source그림11. 실습에 주어진 조건2-1)TestBench source그림12, 13. ... 실습으로는 Shift register을 설계하며, circular, logical, arithmetic shift를 모두 구현한다. ... ko/q/4281774 동기/비동기 리셋fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1-1)VHDL

  리포트 | 16페이지 | 2,000원 | 등록일 2020.12.24

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  VHDL 실습(8bit Counter, State Machine) 결과

  ☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이용하여 구성하였다. 2개 중 왼쪽(앞쪽)에 있는 4비트 카운터의 Carry값이 1일 때만 동작하게 한다. 즉 오른쪽(뒷쪽) 4비트 카운터의 상태가 “1111”일 때 T가 1이 들어오면 Carry가 발생 해 다음 ..

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL 실습(AND, OR, NOT, NAND, NOR) 결과

  VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.① AND입력 A입력 B출력 C000010100111

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  Full adder VHDL 실습보고서(전가산기)

  1.목적(Purpose)이번실습에서는 4 bit Full adder(4비트 전가산기)와 Subtractor(감산기)를 직접 VHDL코딩을 통해 구현하는 실습이다. ... Source & Results1) VHDL Source1-1)Full adder그림4. Full adder 코드Full_adder 모듈입니다. ... Discussion이번실습에서는 Fulladder의 개념과, 그를 4개 연결한 4bit adder 그리고 2’s complement를 이용한 subtractor를 구현해보았다.

  리포트 | 11페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  Decoder 의 정의Vhdl를 이용한 코드출력 결과1초 생성기----------------------------------------------------p.8이론적 배경Vhdl를 ... HDL및 실습-component 문을 이용한 시계 설계-목차———————————————MUX 2x1 component------------------------------------ ... ------------------------------p.13이론적 배경설계 과정실습 결과---------------------------------------------------

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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  VHDL 설계 실습 보고서 (전감산기 설계)

  VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는 반대로 ... 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다.실습 내용실습 결과전감산기의논리식1. ... ;entity vhdl200911758 isport(x, y, bi : ininteger range 0 to 1;D, B: out std_logic);end vhdl200911758

  리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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  VHDL 실습(D-FF, JK-FF, Counter) 결과

  VHDL실습(D-FF,JK-FF,Counter) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.?

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL 실습(XNOR, MUX, FullAdder, 4-bit FullAdder) 결과

  VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.?

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

  PurposeXilinx프로그램과 VHDL code를 이용해 기초적인 조합논리회로와 4 bit full adder & subtracter를 설계해 본다. ... 이를 통해 Xilinx프로그램과 VHDL code에 대해 익히고 4 bit full adder & subtracter의 작동원리에 대해 알아본다.2. ... 변수 M의 상태에 따라M:0 -> s=x+yM:1 -> s=x-y 가 된다.이를 적용해 4비트 가/감산기를 설계하면 다음 그림과 같다.설계한 4 bit 가/감산기를 Xilinx에 VHDL

  리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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  VHDL과 FPGA 실습 키트를 이용한 묵찌빠 게임 [디지털논리회로 실험 Term Project]

  1. 서론 2016년 3월 알파고와 이세돌의 바둑 경기가 끝난 후 전 세계적으로 인공지능 붐이 일어나고 있다. 최근에는 4차 산업 혁명에서 핵심인 인공지능을 이용하여 스타크래프트 경기를 준비하고 있다고 들었 다. 세계적인 추세에 힘입어 우리는 묵지빠 게..

  리포트 | 28페이지 | 4,000원 | 등록일 2020.04.24 | 수정일 2020.04.27

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  VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비

  VHDL 실습(D-FF, JK-FF, 8-bit counter) 예비보고서가.

  리포트 | 5페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL실습 디지털 시계

  VHDL 및 실습디지털 시계 설계 및 시뮬레이션1.서론‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하여 이를 ... 그럼 위 과정의 순서대로 디지털시계를 설계하는 것을 적어보려 한다.2.실습내용2x1 MUX프로젝트를 새로 생성할 때, 평소에는 다음과 같은 창에서 그냥 넘어 갔지만 지금은 component문을

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 MUX 및 Decoder

  VHDL 및 실습MUX 및 Decoder 설계 및 시뮬레이션1.서론 및 배경이론논리게이트를 사용한 흐름제어-> ENABLE은 ‘할 수 있게 하다’라는 의미로 출력을 제어할 수 있는 ... 시간지연이 일어난 것을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩이 어느 위치에 있는지 확인할 수 있다.file-new-VHDL file을 ... 넣든 출력이 1이 나온다.입력B가 1로 고정된 nor게이트이다. or게이트의 반대로 입력이 둘 다 0인 경우에만 출력1이 나오므로 입력A에 어떤 값을 넣든 출력은 0이 나온다.2.실습

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 상태머신 설계

  VHDL 레포트1.서론(1) state machine(2) BCD Counter(3) Gray Code Counter(4) Dual Counter(5) Stepping Motor(6 ... ) ADC제어기(7) ADC Model2.실습내용(1) BCD Counter(2) Gray Code Counter(3) Dual Counter(4) Stepping Motor(5) ... dr신호를 받은 제어기는 출력 Enable 신호를 ADC로 보내 ADC가 Data를 마이컴으로 전송하도록 제어한다.(7) ADC ModelADC제어기의 시뮬레이션을 위한 모델이다.2.실습내용BCD

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 VGA Pattern Generator

  VHDL 및 실습1.서론(1) 빛의 3원색 색의 3원색과 빛의 3원색은 위의 그림과 같다. ... 그리고 영역에 따라 R, G, B를 만들기 위해 설정해준다.다음과 같이 핀을 설정해준다.실습결과는 다음과 같다. ... 컴퓨터와 보드를 연결하고 보드와 모니터를 연결한 후, 파일을 보드에 다운받아 모니터에 출력하여 확인한다.2.실습내용3색 세로줄6번째 줄~19번째 줄? 입출력포트를 정의했다.

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 메모리(ROM,RAM)설계

  VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1.서론( ... DATA_OUT : read datasignal2.실습내용signal을 이용한 시프트레지스터 설계는 다음과 같다.6번째 줄~12번째 줄?

  리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL을 이용한 논리 게이트 실습

  VHDL 및 실습ReportQuartusⅡ를 이용한 기본 논리게이트 실습제출일2013년 3월 18일제출기한2013년 3월 18일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 ... 실습목표 :(1) QuartusⅡ로 기본논리게이트 설계를 Schematic과 VHDL로 해보고 비교해본다.(2) 기본논리게이트의 반복설계로 QuartusⅡ를 숙달한다.3. ... 실습명 : QuartusⅡ를 이용한 기본논리게이트(And,Or,Nand,Nor,Not,Xor,Xnor)의 설계 및 실습2.

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  쿼터스 프로그램을 이용한 VHDL 실습(결과 포함)

  실험 목적 : 쿼터스 프로그램을 이용한 VHDL 설계 결과와 스케메틱 설계 결과를 비교하고, 쿼터스 프로그램이 익숙해지도록 하기 위함차 례P r o j e c t 생 성D e s i

  리포트 | 7페이지 | 2,000원 | 등록일 2015.05.30

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  VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

  실습명 : 4주차 VHDL 실습2. ... VHDL 및 실습ReportSR F.F.~12진 카운터제출일2013년 4월 1일최종기한2013년 4월 1일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 경 ... 실습 및 시뮬레이션(1) SR F.F.

  리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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