"VHDL 설계 실습" 검색결과 1-20 / 243건

• 

  VHDL 설계 실습 보고서 (전감산기 설계)

  전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다.실습 내용실습 결과전감산기의논리식1. ... VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는 반대로 ... 나오는 것을 확인 할 수 있었다.전감산기의VHDL 설계1.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

  다운로드 장바구니
• 

  VHDL실습 상태머신 설계

  VHDL 레포트1.서론(1) state machine(2) BCD Counter(3) Gray Code Counter(4) Dual Counter(5) Stepping Motor(6 ... ) ADC제어기(7) ADC Model2.실습내용(1) BCD Counter(2) Gray Code Counter(3) Dual Counter(4) Stepping Motor(5) ... dr신호를 받은 제어기는 출력 Enable 신호를 ADC로 보내 ADC가 Data를 마이컴으로 전송하도록 제어한다.(7) ADC ModelADC제어기의 시뮬레이션을 위한 모델이다.2.실습내용BCD

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

  다운로드 장바구니
• 

  VHDL실습 메모리(ROM,RAM)설계

  VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1.서론( ... DATA_OUT : read datasignal2.실습내용signal을 이용한 시프트레지스터 설계는 다음과 같다.6번째 줄~12번째 줄? ... RAM 설계Address = 3bit (번지가 8개이므로)위의 그림과 같이 쓰기 포트와 읽기 포트가 분리된 8byte Dual Port RAM을 설계한다.입출력포트?

  리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

  다운로드 장바구니
• 

  VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

  실습명 : 4주차 VHDL 실습2. ... VHDL 및 실습ReportSR F.F.~12진 카운터제출일2013년 4월 1일최종기한2013년 4월 1일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 경 ... 실습 및 시뮬레이션(1) SR F.F.

  리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  VHDL을 이용한 Mux, Demux, incoder, decoder, FND 설계 및 실습

  VHDL 및 실습ReportMux ~ FND의 설계 및 실습제출일2013년 3월 25일최종기한2013년 3월 25일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 ... 실습명 : 3주차 VHDL 수업 실습2. ... Schematic으로 설계b. VHDL로 설계Y1

  리포트 | 16페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  VHDL실습 16진, 10진, 3진(5-6-7), 12진(2-13)카운터 설계 및 구현

  VHDL 및 실습카운터 설계 및 시뮬레이션1.서론 및 배경이론(1) SR-F/FSR플립플롭의 회로는 다음과 같이 NAND게이트 두 개로 이루어져있다. ... 또, 플립플롭을 통과할 때 마다 지연되어 필요 없는 값이 생기게 된다.2.실습 내용(1) 16진 카운터클락의 rising edge에서 값이 변하는 카운터를 설계해 보았다. 16진 카운터 ... 이대로 진행한다.내가 설계한 칩의 위치를 확인 할 수 있다.RTL viewer를 통해 16진 카운터가 다음과 같이 설계되었음을 확인 할 수 있다.LED3부터 차례대로2 ^{0},2

  리포트 | 17페이지 | 2,000원 | 등록일 2019.04.20

  다운로드 장바구니
• 

  VHDL 설계실습 - 카드 인증 자물쇠 설계

  VHDL 설계실습카드 인증 자물쇠 설계(1)먼저 수식과 카노맵으로 표현한다.X가 1즉 door1이 열릴 조건은 다음과 같다.ABCDE*************000010000011001001000001100100111000010101101000000 ... Y'회로도로 표현하면 다음과 같다.과제의 조건에서 회로는 2,3,4 input nor gate 와 inverter만을 이용하여 설계하여야 하고 그 합이 19 이하가 되어야 한다는 조건을

  리포트 | 5페이지 | 1,000원 | 등록일 2008.03.27

  다운로드 장바구니
• 

  부경대 디지털시스템설계실습 VHDL로 구현한 디지털시계 (EP1C6Q240C8) 발표PPT포함

  부경대 디지털시스템설계실습 VHDL로 구현한 디지털시계 (EP1C6Q240C8) ->시간표시,시간설정, 알람, 스톱워치,요일표시중간, 최종발표PPT포함

  리포트 | 4,000원 | 등록일 2016.02.17 | 수정일 2019.06.10

  다운로드 장바구니
• 

  [모터] 스텝 모터 의 기능 및 장단점 설계 실습(VHDL)

  ) p.6end case; end if; end if; end if; end process; p3: process(state) begin case state is소스(VHDL이용) ... (공장내의 로봇 등에 활용)소스(VHDL이용) p.1library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all ... q_l : out std_logic_vector(3 downto 0); q_r : out std_logic_vector(3 downto 0)); end stepmotor_r;소스(VHDL이용

  리포트 | 21페이지 | 1,000원 | 등록일 2005.07.19

  다운로드 장바구니
• 

  디지털설계 실습보고서

  디지털 시스템 설계실습보고서 7실습보고서 71. ... 소스코드library IEEE; //VHDL에서 사용할 라이브러리를 지정하는 명령어use ieee.std_logic_1164.all; //ieee라는 라이브러리에서 ieee.std_logic

  리포트 | 3페이지 | 1,000원 | 등록일 2021.12.28

  다운로드 장바구니
• 

  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  시계이론적 배경Vhdl를 이용해 디지털 시계를 구성하기 위해 component 문을 활용하여 설계를 하게 되었다. ... HDL및 실습-component 문을 이용한 시계 설계-목차———————————————MUX 2x1 component------------------------------------ ... ------------------------------p.13이론적 배경설계 과정실습 결과---------------------------------------------------

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

  다운로드 장바구니
• 

  디지털시스템설계실습 전감산기 결과보고서

  디지털시스템 설계 실습 2주차 결과보고서학과전자공학과학년3학번성명※전감산기 설계(진리표. 논리식. 동작표현)1. 전감산기 연산은 다음과 같다. ... 전감산기에 대해서 복습함과 동시에 VHDL로 설계하는 여러 방법들을 배울 수 있는 시간이었다. ... 전감산기는 뺄셈을 하면서 동시에 아랫자리 빌림수와 위에서 빌린 수를 고려해야 하는 독특한 계산을 하는데 이를 VHDL로 설계해 볼 수 있어서 흥미로웠고, 설계를 논리조합을 이용해 정의하고

  리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  BCD 가산기 설계 결과보고서

  디지털시스템 설계 실습 7주차 결과보고서학과전자공학과학년3학번성명※BCD 가산기 설계1. ... 할 때와 Verilog 또는 VHDL로 설계할 때의 장단점을 설명하라.Schematic ; 비트 수를 고정해서 설계해야 한다. ... 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습하였다.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

  다운로드 장바구니
• 

  디지털시스템설계실습 우선순위인코더 결과보고서

  디지털시스템 설계 실습 3주차 결과보고서학과전자공학과학년3학번성명※ 인코더 설계1. 우선순위 인코더는 입력에 우선순위를 주어 우선순위가 높은 입력만 인코딩하는 인코더이다. ... 표의 진리표를 이용해 우선순위 인코더를 Verillog 또는 VHDL로 설계하라. 이때if~else(Verillog) 또는 if~end if(VHDL) 형식을 사용한다.2. ... 설계된 우선순위 인코더를 컴파일 및 시뮬레이션하고 시뮬레이션 결과를 앞에서 작성한 진리표와 비교하라.연습문제1.

  리포트 | 3페이지 | 1,500원 | 등록일 2021.04.16 | 수정일 2024.01.29

  다운로드 장바구니
• 

  패리티검사기 설계 결과보고서

  ‘1’을 출력하는 패리티 검사기를 VHDL로 설계하라.핀 할당2. ... 디지털시스템 설계 실습 9주차 결과보고서학과전자공학과학년3학번성명※패리티 검사기 설계1.짝수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ... 설계된 패리티 검사기를 컴파일하고 시뮬레이션하라.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

  다운로드 장바구니
• 

  (완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

  두개의 차이점은 Verilog는 전자 시스템을 모델링하는 데 사용되는 HDL이며 VHDL은 현장 설계 가능 게이트 어레이 및 집적 회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 ... 통한 and[실습 4]: Two-input XOR 게이트를 아래의 세가지 방법으로 각각 설계하고, 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오. ... 실험 방법[실습 1]: Two-input AND 게이트의 설계를 bit operators (비트 연산자)를 이용하여 디자인하고, 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를

  리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

  다운로드 장바구니
• 

  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  실습 3: 행위수준 모델링을 이용하여 2-input AND 게이트 설계d. 실습 4: 2-input XOR 게이트 설계e. ... 실습 1: bit operators를 이용하여 2-input AND 게이트 설계b. 실습 2: Gate Primitive를 이용하여 2-input AND 게이트 설계c. ... 있으므로 VHDL을 사용한 Design은 많은 다른 회사들간의 호환성이 보장된다④ VHDL을이용한 Top-Down 방식의 Design이 가능하여 설계기간이 훨씬 단축되고, 설계자가

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

  다운로드 장바구니
• 

  Mux&Decoder2차레포트 디지털회로설계

  REPORT기본로직 설계 및 시뮬레이션 검증제출일2020전 공전자공학과 목디지털회로설계학 번.담당교수.이 름.제 1장 서론1-1 1차 레포트의 필요성 및 목적1-2 오늘 실습내용의 ... 설계의 RTL viewer과 VHDL의 RTL viewer이 좀 많이 다른 것 같았다VHDL 결과는 컴퓨터의 판단에 의한 가장 최적화된 회로를 보여준다고 배웠기에 ... 설계하고 DE2 보드로 작동하기제 3장 요약 및 결론레포터의 목적(1) 1비트 2x1 Mux Schematic , VHDL(2) 2비트 2x1 Mux Schematic , VHDL

  리포트 | 15페이지 | 2,000원 | 등록일 2022.01.05

  다운로드 장바구니
• 

  전감산기 verilog 설계

  또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1. ... 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... Schematic 설계 회로를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  디지털시스템설계실습 논리게이트 결과보고서

  디지털시스템 설계 실습 1주차 결과보고서학과전자공학과학년학번성명1.실습결과p119 1번, p121 1-2번1. ... 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라. ... 표현하라.2번 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후 Verilog 또는 VHDL로 표현하라.X = (A+B)’Y = (C’+B)’Z = ((A+B)’(C’+B)’

  리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니