"cise" 검색결과 1-20 / 503건

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  FSE Pulse sequence 사용시 off-set MT pu Ise변화에 따른 MT contrast 효과

  대한자기공명기술학회 최경화, 오무석, 김혜은, 정해원, 오상조, 임명관, 서창해

  논문 | 5페이지 | 4,000원 | 등록일 2023.04.05 | 수정일 2023.09.25

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  ISE50 catia modeling

  리포트 | 1,000원 | 등록일 2014.12.04

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  cise,rics에 관한 리포트

  Int 형식 : int (interrupt-type) 기능 : 운영체제에 할당된 인터럽트 영역을 system call프로시져 Call 형식 : call Target 기능 : 스택 상에서 ... MOV AX,4C00H ; 종료 INT 21H MAIN ENDP CDSEG ENDS END MAIN파이프라인이란? ... Cmp 형식 : cmp %eax, 0 기능 : eax레지스터의 값을 0과 비교한다. je start (비교 결과가 같다면 start를 실행한다.)

  리포트 | 34페이지 | 3,000원 | 등록일 2010.06.22

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  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  Post-Lab ReportLab#02[HBE-ComboⅡ-SE] board[Xilinx Spartan3] FPGA chip[ISE] digital design tool담당 교수강 ... Referrence18IntroductionPurpose of this labXilinx ISE의 설계방법을 익히고, Scematic설계를 통해 논리회로를 구현한다.Essential ... Edit Source(4) Language TemplateEidt > Language Template에서 HDL의 기본 Template를 제공Text Editor(HDL Source)ISE

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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  서강대학교 21년도 디지털논리회로실험 7주차 결과레포트 (A+자료) - Counter, State Machine, State Diagram

  (Mealy and Moore machines)- ISE의 bus 구현에 대해 배운다.이론2-1. ... 다음의 비동기 counter에서 Q0가 다음 bit의 clock에 관여하게 되고, 따라서 Q1은 Q0의 2배에 해당하는 주기를 가지며 toggle된다.비동기 counter동기 counter는 ... counter는 별도의 소자 없이 n개의 flip-flop으로 만든 counter이고, flip-flop들은 clock신호를 공유하지 않는다.

  리포트 | 28페이지 | 2,000원 | 등록일 2022.09.18

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  삐도리의 PPT 탬플릿 힐러

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  ppt테마 | 46페이지 | 2,000원 | 등록일 2024.02.02

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  전자전기컴퓨터설계실험2(전전설2) (2) HBE COMBO II SE VerilogHDL Lab

  실험 목적Xilinx ISE의 사용법을 익히고 이를 활용하여 여러 소자의 작동을 시뮬레이션한다.2. ... 프로젝트에 추가한다.Project ⇒ Add SourceAnd_test.sch를 선택한다.Synthesize ? ... 실험 장비(1)Xlinx ISE(Integrated Synthesis Environment)(2)HBE-COMBO Ⅱ1.1.

  리포트 | 28페이지 | 2,000원 | 등록일 2019.10.11 | 수정일 2021.04.29

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  삐도리의 PPT 탬플릿 코로나 바이러스

  SPREADING COVID At vero eos eit accusamus eta iusto odio ise praesentium voluptatum deleniti atque corrupti ... ise praesentium voluptatum deleniti atque corrupti quos dolores et quas et molestias Covid Virus Disease ... ise praesentium voluptatum deleniti atque.

  ppt테마 | 32페이지 | 2,000원 | 등록일 2024.02.02

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  시립대 전전설2 Velilog 결과리포트 2주차

  & HDL 설계 지원2) Xilinx ISE Design Entry(1) ISE- Text Editor : VHDL, Verilog- Memory Editor : Hex, Mif- ... 참고 문헌 Hyperlink "http://intmotion.co.kr/bbs/bbs/view.php? ... bbs_no=8&data_no=63" http://intmotion.co.kr/bbs/bbs/view.php?

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  전자응용실험 4장 결과 [BJT 전류이득 및 포화 전류 측정]

  실험 결과(1) Gummel plot을 그려라.(2) BF, IS, NF, ISE, NE를 구하라.BF = I_C over I_B= {8.336 TIMES 10 ^{-3}} over ... 우선 midV _{BE}영역에서,I _{B},I _{C}를 이용하여 BF(전류이득)을 구하고 midV _{BE}영역에서,I _{C}의 y절편, 기울기를 통해 IS, NF를 구하였다. ... 마찬가지로 낮은V _{BE}영역에서,I _{B}의 y절편과 기울기를 통해 ISE, NE를 구할 수 있었다.

  리포트 | 4페이지 | 1,500원 | 등록일 2020.11.15

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  9장 VHDL 설계 툴 사용법 예비

  Xilinx VHDL 설치법(1) www.xilinx.com에 접속하여 ②에 있는 Downloads를 클릭한다.(2) ISE Design Tools를 클릭한 다음 12.4를 클릭한다 ... Xilinx ISE Design Suite 12.4 ? ISE Design Tolls ? Project Navigator의 경로를 따라가면 Xilinx를 사용할 수 있다.다. ... OR 게이트(1) 입력 A, B와 출력 C port를 각각 선택하여 만든다.(2) OR 게이트 내용을 코딩한 후 저장한다.

  리포트 | 16페이지 | 1,000원 | 등록일 2021.01.06

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  Histology of somatic embryogenesis in rice (Oryza sativa cv. 5272) 논문 번역

  개요 : 쌀(Oryza sativa cv. 5272) 배 발생 캘러스는 2,4- 디클로로 페녹시 아세트산 2.5 mg/l이 보충 된 Murashige & Skoog (1962) 배지에서 ... DSE는 캘러스의 증식없이 잎, 줄기, 미세 기공 또는 원형질체의 사전 배 발생 세포로부터 직접 부 정배의 유도를 특징으로 하는 반면, ISE 부정배 는 무른 배 발생 캘러스로부터 ... Quiroz-Figueroa et al. 2006, Namasivayam 2007) 두 가지 유형의 체세포 종 배 발생이 알려져 있다 : 직접 체세포 배 발생(DSE) 및 간접 체세포 배 발생(ISE

  리포트 | 8페이지 | 2,000원 | 등록일 2024.04.27

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  서강대학교 21년도 디지털논리회로실험 3주차 결과레포트 (A+자료) - Decoder, 7-Segment Display

  ISE의 text file에 입력한다. ... 체계를 다른 code 체계로 변환하는 논리 회로이다. ... cathode 7-segment displaycommon cathode의 경우 3번과 8번 단자가 gnd로 공통으로 연결되어 있고, 원하는 LED에 할당된 핀에 high를 입력시킬

  리포트 | 34페이지 | 2,000원 | 등록일 2022.09.18

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  서강대학교 디지털논리회로실험 6주차 - Flip-flops and registers

  그리고 Registers의 동작원리를 이해하고 ISE의 simulation 기능에 대해 배운다.2. ... 반면에 Sequential logic circuit ; 순차 논리회로에서는 이전의 회로 상태가 다음 출력에 영향을 미치는데, 이는 보통 활성화되는 주기를 가진 clock이라는 신호에

  리포트 | 24페이지 | 1,500원 | 등록일 2024.08.17

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  서강대학교 디지털논리회로실험 5주차 결과보고서

  Half-adder를 구현해보고 ISE를 이용한 symbol library의 생성해본다. ... Subtractor(감산회로)는 어떤 수의 2’s complement를 더함으로 구현하거나 subtractor의 구현을 통해 수행할 수 있다.ALUs(연산회로)는 여러 연산 및 논리 ... 실험목적1) Exclusive-OR회로를 이용한 비교회로의 구현 및 동작원리 이해2) 기본 gate를 이용한 half-adder 및 full-adder의 구현 및 동작원리 이해-ISE를

  리포트 | 13페이지 | 1,000원 | 등록일 2021.10.02

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  [서울시립대] A+ 전자전기컴퓨터설계2 2주차(Schemetic)결과레포트(예비레포트포함,시립대)

  전자전기컴퓨터설계실험 2결과 레포트실험 제2주(2021. 10. 12)Lab#02 『Xilinx Spartan3』 FPGA chip,『ISE』 digital design tool학번 ... :이름 :Ⅰ.서론실험 내용: Xilinx ISE의 특징과 역할, 그 역할들을 이용하는 방법을 알아본다. ... b=0110 cin=0 sum=1010이어야 맞다.

  리포트 | 10페이지 | 1,000원 | 등록일 2021.12.30 | 수정일 2022.01.03

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  서강대학교 디지털논리회로실험 5주차 - 비교 및 연산 회로

  그리고 두 수 중 어떤 것이 더 큰지 비교한 후 출력해주는 magnitude comparator라는 비교회로도 있다. 이번 실험에서 사용하는 ’COMPM4’가 이에 해당한다. ... 목적Exclusive-OR회로를 이용한 비교/연산회로의 구현 및 동작원리를 이해하고, 기본 논리 gates를 이용한 half-adder 및 fill-adder의 구현 및 동작원리를 이해하는데, 이 과정에서 ISE를

  리포트 | 23페이지 | 1,500원 | 등록일 2024.08.17

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  서울시립대학교 전전설2 전자전기컴퓨터설계실험2 결과와 예비레포트 동시에 2주차 Lab02 Schematic Design with Logic Gates

  배경 이론1) Xilinx ISE란?Xilinx ISE는 FPGA를 설계하기 위한 tool이다. ... ISE의 여러 logic gate 및 도구들을 사용해 최종적으로 FPGA Device Configuration의 동작을 확인하는 것이 목적이다.2. ... 하지만 입력 캐리 C3값은 앞단으로부터 C2계산을 마칠 때까지 최종 값을 만들지 못한다. 마찬가지로 C2는 C1을 기다려야 하며 이렇게 C0까지 내려가게 된다.

  리포트 | 28페이지 | 3,000원 | 등록일 2020.07.27 | 수정일 2020.09.16

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  서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)

  실험목적Xilinx ISE Design Suite를 이용하여 digital logic을 schematic으로 설계하는 실험이다. ... ISE가 제공하는 다양한 Logic gate symbol을 사용해 회로를 설계하고 최종적으로 FPGA Device configuration을 통해 동작을 확인하여 설계 능력을 함양한다 ... ISE Design Suite 14.7을 실행하여 New Project를 클릭한다.2. 프로젝트명과 저장 위치를 정하고 schematic type을 선택한다.3.

  리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10

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  서강대학교 디지털논리회로실험 7주차 - Counter와 State Machine 설계

  그리고 Mealy/Moore State machine을 분석하고 설계할 수 있는 능력을 기르고, ISE의 bus 구현에 대해 배운다.2. ... 이 경우 n-bit binary counter라고도 한다.Counter는 크게 비동기와 동기 counter로 나눌 수 있다. ... 우선 비동기 counter는 counter를 구성하는 FF들이 Clock 입력을 공유하지 않고, 첫 FF를 제외한 모든 FF가 이전 FF의 출력을 Clock 신호로 받게 된다.

  리포트 | 32페이지 | 1,500원 | 등록일 2024.08.17

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