"modelsim 소스" 검색결과 1-20 / 30건

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  modelsim을 이용한 해밍코드 소스

  으로 구현한 소스를 살펴본다면 아래와 같다. ... ErrorP2 = (1+0+0+1) mod 2 = 0P3 = (1+0+0+1) mod 2 = 0Error 위치는 x50111111P1, P2, P3 Error → x1 Error 이다.그럼 modelsim

  리포트 | 13페이지 | 2,000원 | 등록일 2010.12.10

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... signal로 정의하여 연산을 수행했다.3) 4bit Full Adder의 VHDL 소스 코드(주석문 포함)그림 4: 4bit Full Adder 소스 코드: 4 bit fulladder의 ... 실습 목표: ModelSim을 이용하여 주어진 조건들을 만족하는 4bit full adder를 설계 후 테스트벤치 코드를 이용해 시뮬레이션 출력 파형을 구하고 분석할 수 있다.3.

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  ModelSim 3x8디코터,8x3인코더 실습

  "ModelSim 3x8디코터,8x3인코더 실습"에 대한 내용입니다.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.01 | 수정일 2020.12.07

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  SoC 보고서 - 1.동기통신(PS2)

  Modelsim 시뮬레이션에서 변수를 볼 수 있는 방법을 파악하지 못해서 직접 확인하지 못 한 게 아쉬었다.패리티 비트에서 오류가 발생했을 때 이것으로 재전송을 요청하는 기능을 추가하면 ... 소스코드 및 코드 설명 -------------------------- p.6A) ps2_keyboardB) ps2_receiverC) tb_ps2 (test bench)3. ... 이상이 없다면 해당데이터를 그대로 수신해서 사용한다.소스코드 및 코드 설명ps2_keyboardps2_receivertb_ps2 (test bench)시뮬레이션 결과 및 설명ps2_

  리포트 | 22페이지 | 2,500원 | 등록일 2021.09.23

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  [보고서+소스코드]아주대 디지털시스템설계 1차 프로젝트 VHDL이용한 학번설계

  (시간이 지난 것은 감점)● 소스코드① Main code② Test bench code● ModelSim 프로그램을 이용한 Testbench 코드 시뮬레이션① 0~900ns 까지 클럭의 ... (소스 파일과 보고서 파일 모두 한 파일로 압축하시오)(3) 파일은 e-class 과제 제출에 업로드 시킨다.(4) 제출 시간은 반드시 엄수한다. ... .※ 주의 사항(1) 반드시 최신의 ModelSim를 사용한다.(2) 과제관련 파일은 반드시 proj1_학번(proj1_199920306)으로 압축 저장한다.

  리포트 | 4페이지 | 3,600원 | 등록일 2014.10.05 | 수정일 2017.08.03

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  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  소스 코드4. Testbench 코드5. ModelSim 프로그램을 이용한 Testbench 코드 시뮬레이션6. XST로 합성한 RTL 회로7. 고찰8. ... 소스 코드xilinx VHDL Design Tool을 이용하여 코딩한 소스소스 코드 설명→ 위 코드에서 볼 수 있듯이 엔티티 선언부에는 학번과 이름을 입력시키는 i 입력 포트와i 로 ... 그리고 이제 이것을 이용하여 컴파일 후 Modelsim 프로그램을 이용하여 실제 시뮬레이션을 확인할 수 있는 것이다.5.

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  첨부합니다.modelsim 상에서 VHDL파일로 실행가능합니다. ... 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic 및 소스코드

  리포트 | 1,000원 | 등록일 2017.05.23

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  1bit 세그먼트 카운터 Model Sim 소스

  1bit 세그먼트 구현 Mode lSim 소스1) BCD를 이용한 소스module Seven_seg (Bcd_in, seg_0, seg_1, seg_2, seg_3, seg_4, seg ... b1001 : Seg_out = 7'b1110011;default : Seg_out = 7'b0000001;endcaseendendmodule2) STATE를 이용한 Model Sim 소스module

  리포트 | 2페이지 | 1,500원 | 등록일 2009.07.20

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  verilog HDL을 이용한 사탕자판기설계(tool자일링스, HBE-COMBO2사용), 소스 설명PPT첨부

  verilog hdl을 이용한 사탕자판기 설계로 hbe-combo2를 이용하여 구현이 가능합니다.소스 및 모듈, 시뮬레이션, 상태도, 사양 등 자세한 설명을 한 ppt가 첨부되어 있습니다

  리포트 | 3,000원 | 등록일 2014.12.16

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  VHDL DFF소스,시뮬레이션,설명

  Clock 이 event 가 발생 , 값 ‘1’ = postive edge = 출력값은 입력값이 출력DFF_tb (test bench) Source 앞에서 만든 DFF 소스를 끌어들인다 ... (test bench) Source 테스트 값 입력 입력값 d, rst , clk = 임의의 값을 지정 (wait for 50ns;) 50ns 간격 으로 입력값에 변화를 준다 .Modelsim

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

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  C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

  최소의 지연시간 Modelsim 으로 확인하려 했지만 , 에로사항 ( 소스 에러 ) 으로 실패참고문헌 ( Verilog_HDL 을 이용한 ) FPGA 설계 이론 및 실습 : Xilinx ... 사용된 하드웨어의 최소화 소스에 대한 수 차례 검토 끝에 가장 최소화 시킨 소스로 결과산출C. ... Vertex4 SoC Master3 / 송태훈 / 홍릉과학 ( Altera Quartus 2 와 Modelsim 을 사용한 ) Verilog HDL 논리회로 설계 / 이승호 / 한티미디어

  리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

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  항공대 컴퓨터구조 최종 보고서 MIPS 16bit를 32bit로 확장 설계

  연구 목표소스 코드를 정확히 분석하여 16비트 칩의 주요부분을 이해하고 코드를 수정한다. ... 수정된 코드의 검증 여부를 위해 Modelsim 프로그램의 시뮬레이션 파형을 분석하고 테스트벤치의 결과와 일치함을 확인한다.

  리포트 | 12페이지 | 3,000원 | 등록일 2012.11.03

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  디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

  실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2. ... 실험과정 및 소스코드4bit full adder를 작성하기에 앞서 4bit fulladder의 구성요소로 사용할 1bit fulladder를 코딩하여야 했다.@1. 1bit full

  리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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  [디지털시스템실험(Verilog)] 32-bit Adder-Substracter 예비보고서

  설계한다.② 32-bit Subtracter를 설계한다.③ 32-bit Adder-Subtracter를 설계한다.④ 32-bit Carry Select Adder를 설계한다.실험준비물ModelSim ... 모든 구성은 구조도와 동일하다(역시 구조도는 생략한다).역시 코딩 소스의 간소화에는 실패하였다. (full adder를 32번 로드할 수밖에 없었다. ... 방법으로도 2의 보수를 얻을 수 있으나, 이번 실험에서는 이 방법이 사용된다.② 32-bit 2′s complement unit의 실제 코딩실험에 대비하여 직접 코딩해 보았다.코딩 소스는

  리포트 | 2페이지 | 1,500원 | 등록일 2011.10.05

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  [디지털논리회로] 프로젝트 - 고속 동작 덧셈기 설계

  .- Test bench code를 Quartus 또는 Modelsim 등의 시뮬레이터를 사용해 시뮬레이션을 수행한다.- 출력이 두 입력의 합과 같은지 확인한다.- 입력이 입력된 시점으로부터 ... -VHDL에 의한 설계 소스코드llibrary ieee;use ieee.std_logic_1164.all;entity cla4 isport( c0 : in std_logic;x :

  리포트 | 19페이지 | 1,000원 | 등록일 2014.05.06

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  2-port OR gate

  실행 후 logic 설정은 프린트물처럼 설정해주고, VHDL Module로 소스를 생성한다. ... Compile 첫번째 과정에서 작성한 소스를 Synthesize 및 Implementation한다. ... Processes창에 ModelSim Simulator를 클릭하고 Simulate Behavioral Model를 더블클릭 하면 Modelsim이 실행되는데, 모든 포트의 데이터 가

  리포트 | 17페이지 | 1,000원 | 등록일 2010.06.24

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  FPGA를 이용한 디지털 시스템 설계(인하대) 16bit Full Adder 보고서 (verilog코딩)

  실험과정 및 소스코드16bit fulladder설계를 할 수 있는 방법은 여러가지가 있다.가령 모든 경우의 수에 대해 진리표를 작성하여 256개의 결과에 대해 full adder를 ... 실험결과실험결과에서는 위의 실험과정에서 작성한 코드를 실제 ModelSim화면에서 컴파일한 결과와 시뮬레이션한 결과를 살펴보려 한다.6가지 코드를 작성한 후에 컴파일을 하였더니 Library에

  리포트 | 12페이지 | 2,000원 | 등록일 2015.09.25

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  [디지털시스템실험(Verilog)] Verilog 기본 실습 결과보고서

  : 실험일 :실험제목Verilog실험목표① Verilog 언어의 개념을 이해하고 코딩을 위한 기본 문법을 익힌다.② 코딩한 Verilog의 시뮬레이션을 위해 HDL 시뮬레이터인 ModelSim의 ... 코딩 소스는 다음과 같다.앞에서 보았듯 full adder의포트리스트는 다음과 같았다. ... ◈방법 2. half adder를 이용한 설계half adder의 코딩 소스는 다음과 같다.

  리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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  VHDL 16bit 나눗셈기

  소스파일, 테스트벤치파일, 파워포인트로 작성된 소스설명서가 들어있습니다.테스트벤치는 모델심(Modelsim)에서 돌려보실수 있습니다.

  리포트 | 3페이지 | 2,000원 | 등록일 2009.04.03

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  Timing Simulation

  시뮬레이션(Modelsim) 이제 코딩과 Quartus를 통하여 생성된 파일로 Modelsim을 이용하여 시뮬레이션하여 최대 동작 속도를 구해보기로 하겠다. 10진 카운터의 CLK의

  리포트 | 8페이지 | 1,000원 | 등록일 2010.10.16

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