"or gate" 검색결과 1-20 / 2,227건

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  quartus 를 사용하여 and-or gate와 NAND gate 구현

  두번째 실습은 우선 F( x,y,z ) = ∑m( 로 표현된 함수를 이해하고 , 이 함수를 각각 2level and or gate 와 2level nand gate 를 사용해 회로로 ... 게이트와 달리 기존 and logic 3 개와 output 에 연결되는 or 를 모두 nand 게이트로 바꿨다. ... 바꾸어 실습했다.즉, 사용한 함수는 F(A,B,C) = D = ∑m(1,2,3,4,5,6) 이다BDF CaptureQuartus로 다이어그램을 그리면 다음과 같다.And-or

  리포트 | 15페이지 | 2,000원 | 등록일 2020.10.08

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  인하대 기초실험1 Logic Gate-AND, OR Gate

  이번 실험은 AND Gate와 OR Gate에 대해 전압을 0V 또는 3.3V 인가했을 때 나타나는 출력파형을 분석하는 실험을 하였다.첫 번째 실험에서 High 일 때 3.3V이고 ... OR Gate에서는 입력 모두 0이면 출력이 0이고 입력 1개라도 1이 있으면 1로 출력되는 것을 실험을 통해 알 수 있다. ... 이번 실험에서는 Logic High를 3.3V, Logic Low를 0V로 설정하고실험을 하였다. 2개의 입력을 갖는 AND Gate에서 Logic IC인 74HC08을 사용하였고

  리포트 | 7페이지 | 1,000원 | 등록일 2022.03.08

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  [전자회로] Pspice (AND, OR, NOT gate) 회로도 실험 레포트

  GATE3. 결과PSpice를 통해 AND, OR, NOT gate를 이용해 설계한 회로도를 시뮬레이션 해보고, 위에서 얻은 결과 값과 같은지 비교해보았다.4. ... X = A · BX = A+B회로도에 설정해준 입력값과 그에 따른 AND, OR, NOT Gate의 결과값을 기본회로의 원리에 따라 구해보면 아래와 같다.AND gate는 INPUT1,2가 ... | OR Gate | NOT Gate--------------------------------------------------------------------------------

  리포트 | 4페이지 | 1,500원 | 등록일 2020.11.30 | 수정일 2020.12.02

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  기초실험1 AND, OR GATE 3주차 결과보고서-틴커캐드

  그 이유는 실험에서 사용한 2 input AND, OR Gate, 3 input AND, OR Gate의 date sheet에서 입력값을 1로 둘 때, 전압의 평균적인 값이 대략 3.3V이고 ... 또한 5V의 전압을 인가해 실험을 진행했다.1. 2 input AND, OR Gate (1) AND Gate1번 입력 값은 함수 발생기를 사용한 것이고, 2번 입력은 3.3V, 입력값은 ... AND Gate의 1번, 입력 함수를 나타낸다.

  리포트 | 10페이지 | 1,000원 | 등록일 2023.03.12 | 수정일 2023.11.29

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  서강대학교 21년도 디지털논리회로실험 4주차 결과레포트 (A+자료) - Multiplexer, Tri-State, Exclusive-OR gate

  -Exclusive-OR gate의 동작원리와 활용방법을 이해한다.이론2.1 MultiplexersMultiplexer(MUX)는 n개의 입력으로부터 한 개를 선택해서 출력과 연결해주는

  리포트 | 35페이지 | 2,000원 | 등록일 2022.09.18

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  Hspice Simulation of the AND,OR GATE

  =400P CGDO=400P CGBO=600P RSH=20 CJ=2E-4 CJSW=1E-9 MJ=0.5 MJSW=0.5).TRAN 0.1U 10U.PROBE.END- 결과창(2) OR ... (1) AND GATE- NetlistAND_GATEVD 3 0 3VA 1 0 PULSE(0 3.0 1U 0 0 0.4U 1U)VB 2 0 PULSE(0 3.0 1U 0 0 0.2U ... GATE-NetlistOR_GATEVD 1 0 3VA 2 0 PULSE(0 3.0 1U 0 0 0.4U 1U)VB 4 0 PULSE(0 3.0 1U 0 0 0.8U 2U)M1 1

  리포트 | 4페이지 | 1,000원 | 등록일 2019.04.09 | 수정일 2019.04.13

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  OR Gate

  _1164.all;entity tb_or_gate1 isend entity;architecture tb of tb_or_gate1 iscomponent or_gate1 port ... , in_b : in std_logic; out_c : out std_logic);end or_gate1;architecture arch_or_dataflow of or_gate1 ... Dataflow에 따른 OR Gate의 코드① HDL 코드library IEEE;use IEEE.std_logic_1164.all;entity or_gate1 isport (in_a

  리포트 | 3페이지 | 1,000원 | 등록일 2009.12.06

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  EXCLUSIVE OR GATE

  EXCLUSIVE OR GATE 개념,디지털 소자 및 회로실험배타적 OR 게이트 (XOR)는 OR 게이트를 수정한 것으로, 입력의 하나가 HIGH이면 출력은 HIGH이나 두 입력 모두 ... ■EXCLUSIVE OR GATE를 진리표XOR GATE TRUTH TABLEINPUTSOUTPUTABCLOWLOWHIGHHIGHLOWHIGHLOWHIGHLOWHIGHHIGHLOWo ... 이론- EXCLUSIVE OR GATE 의 입출력 관계는 위에서 언급한대로 하나의 입력이 1이면 출력은 1 이지만 두 개의 입력이 모두 1,1 이거나 0,0이면 출력은 0이 되는 회로를

  리포트 | 6페이지 | 1,000원 | 등록일 2009.11.01

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  AND, OR, NOT GATE

  실험 2 AND, OR, NOT GATE1. ... 목적1) 기본 게이트인 AND, OR, 그리고 NOT의 동작원리를 이해한다.2) AND, OR, 그리고 NOT 게이트 T시 소자의 사용법을 이해한다.3) 브레드보드와 TTL을 사용하여 ... 그렇지 않을 경우 에는 0을 출력한다.(1)AND 게이트의 기호(2)AND 게이트의 진리표입력출력ABY*************) OR 게이트OR 게이트는 입력 신호 중에 하나 이상이

  리포트 | 5페이지 | 1,000원 | 등록일 2010.06.23

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  AND_OR_NOT gate

  그리고 입력 핀의 수가 증가해도 입력데이터를 같은 원리로 출력한다.그림 3입력 OR그림 4입력 OR그림 5입력 OR그림 A와 B의 OR 회로OR은 ‘논리합’이라고도 부른다. 2입력 ... OR 회로OR 회로의 그림기호는 그림 6과 같고, OR 회로는 입력된 두 개의 데이터에서 하나라도 1이라면 1이 출력되며 0만 입력될 때에만 0이 출력된다.그림 OR 회로의 기호입력출력ABX000011101111표 ... OR 회로의 진리표OR 회로도 AND 회로와 마찬가지로 출력은 모두 1개뿐이지만 입력은 3개 이상인 회로도 있다.

  리포트 | 3페이지 | 1,500원 | 등록일 2010.06.18

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  and,or gate pspice

  1PAGE : AND, OR GATE 시뮬레이션2PAGE : AND-OR GATE 시뮬레이션

  리포트 | 2페이지 | 1,000원 | 등록일 2009.09.18

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  2 port Or gate 설계

  각 포트 값을 변화 시켜 가면서 결과를 확인한다 . / or_gate /i1 = 0, / or_gate /i2 = 1 / or_gate /I1 = 0, / or_gate /I2 = ... 0 / or_gate /I1 = 1, / or_gate /I2 = 0 / or_gate /I1 = 1, / or_gate /I2 = 1 이와 같이 포트 값을 변화시키며 Output ... 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용하여 2 Port OR-Gate 설계한다 . 2 Port OR Gate 을 Data Flow Modeling 으로 구현하고 그에 따른

  리포트 | 12페이지 | 1,500원 | 등록일 2010.09.09

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  MOSFET를 이용한 Digital Loagic Gate( AND, OR GATE )설계

  설계 목표MOSFET를 이용한 Digital Loagic Gate( AND, OR GATE ) 구현하라.B. ... GateNMOS 를 이용한 OR GateV1(V)V2(V)Vo 이론Vo 모의Vo 실제0000.77mV8.4mV5055V5.109V0555V5.109V5555V5.108V OR Gate ... 이용한 AND Gate2) NMOS를 이용한 OR Gate5장 모의실험과 실제실험의 비교 및 오차 분석1) NMOS 를 이용한 AND GateNMOS 를 이용한 AND GateV1

  리포트 | 13페이지 | 1,000원 | 등록일 2011.06.07

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  2-port OR gate

  이를 토대로 2 port Or Gate를 구현해 보고 시뮬레이션 해 보았다. ... Entity는 하나의 entity 선언과 하나 이상의 architecture로 구성할 수 있다. - 2 port OR gate의 Entity 선언부 - entity OR2 is port ... 그다음 생성된 파일에 architecture Dataflow of OR_gate is begin O = I1 or I2; End dataflow 라는 코드를 작성한다.3.

  리포트 | 17페이지 | 1,000원 | 등록일 2010.06.24

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  01 논리회로설계실험 결과보고서(And, or gate)

  실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.3. 실험 결과실험 1. ... AND, OR GATE를 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1) AND GATE1) 진리표입력 X입력 Y출력 F*************) 소스 코드동작적 모델링자료 ... 테스트 벤치를 이용한 설계 결과 X, Y 값의 변화에 따라 F가 AND gate 진리표의 값과 같은 값을 갖는 것을 확인 할 수 있다.(2) OR GATE1) 진리표입력 X입력 Y출력

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  01 논리회로설계실험 예비보고서(And,or gate)

  실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.2. ... 실험 내용- 실험 1. 2개의 입력을 가진 AND, OR을 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1) AND GATE1) 진리표입력 X입력 Y출력 F*********** ... XOR 게이트배타적 OR(Exclusive OR) 게이트의 출력은 두 개의 입력이 반대 논리일 때만 High 가 된다.3.

  리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  강변저류지 월류부에서 월류제 또는 수문 형식에 따른 홍수저감효과에 관한 개략적 연구 (An approximate study on flood reduction effect depending upon weir or gate type of lateral overflow structure of washland)

  한국습지학회 안태진

  논문 | 11페이지 | 4,000원 | 등록일 2015.03.25 | 수정일 2017.02.01

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  [회로실험]OR gate, AND gate, Not gate,NAND gate, NOR gate 예비레포트

  1.실험목적OR, AND, NOT 게이트의 기본적인 논리 함수와 동작 특성을 이해하고 논리회로의 측정 방법을 익히는데 목적을 둔다.2.이 론기본 논리 회로(Logic Gate)? ... "Y=A 익스클루시브-OR B"라고 읽음-. 익스클루시브-OR 함수의 보수: 익스크루시브-NOR-. ... 게이트의 기능을 이해하고 Exclusive-OR 게이트를 이용한 응용회로를 구성하는데 목적을 둔다.2.이 론명칭불 함 수 식Ex-OR게이트기 호진 리 표-.

  리포트 | 3페이지 | 1,000원 | 등록일 2006.04.09

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  논리회로설계실험 OR gate 코드와 Half Adder 코드

  ;f : out std_logic);end or_gate;architecture behave of or_gate isbeginf ... 1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다. ... ※OR GATElibrary IEEE;use IEEE.std_logic_1164.all;entity or_gate is port(a : in std_logic;b : in std_logic

  리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

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  디지털IC의개요 & AND OR NOT EX-OR Gate

  OR Gate☞ 그림 표기0 1 1 10 0 1 0 0 1 1 1CA B☞ 내부구조☞ Simulation실험 2. ... EX-OR Gate☞ 그림 표기0 1 1 00 0 1 0 0 1 1 1CA B☞ 내부구조☞ Simulation{nameOfApplication=Show} ... NOT Gate☞ 그림 표기Inverter☞ Simulation☞ 내부구조실험 2.

  리포트 | 7페이지 | 1,000원 | 등록일 2008.09.19

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