"segment clock" 검색결과 1-20 / 353건

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  디지털시스템설계 7-segments 실습보고서

  그리고 전선으로 연결된 내부 신호를 clock_24MHz, PLL_locked로 선언하는 Port를 설정한다.PLL 모듈을 사용하여 12MHz clock을 24MHz로 변경하는 코드이다 ... 이 때, cnt4는 7-Segment 자리를 선택한다.1초마다 segment 값을 변화시키는 코드이다. regseg 0 ~ regseg 3에는 4개의 segment에 가각 입력되는 ... 그리고 각 segment는 0 ~ 9의 값을 출력할 수 있으며, 0000 ~ 9999 출력을 반복한다.출력할 segment를 선택하는 코드이다. cnt4의 값이 바뀔 때마다 always문이

  리포트 | 11페이지 | 2,000원 | 등록일 2022.10.28

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  충북대 디지털시스템설계 결과보고서5

  그리고 LED에서와 마찬가지로 clock_12MHz를 PLL24X2에 입력시켜 clock_24MHz로 변환시고 서브 모듈인 7-segment 구현 모듈을 불러온다.7-segment ... 그리고 앞에서 cnt4에 따라 선택된 segment에 표시될 숫자를 정의한다.FND decoder codebin2seg 모듈은 입력된 10진 숫자들을 7-segment 출력에 맞게 ... 다음 always문에서는 4개의 7-segment 중에 하나를 선택하기 위한 counter를 설계한다.1sec counter를 통해 7-segment에 출력할 데이터를 계산한다. 4개의

  리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  term project - ALUs (Arithmetic logic units)를 이용한 다기능 디지털 시계 설계

  브레드보드에 정지/재개를 구현하는 과정에서 7408을 사용하지 않고 구현해 본 결과 결과 값이 자꾸 바뀌는 것을 보고 스위치와clcok을 7408에 넣어 clock값이 high일 때 ... 표시는 1학기 때 계산기 구현 프로젝트 진행 경험 덕분에 크게 어렵지 않았다.디지털 시계의 기능을 위하여 clock 신호를 만들어내는 것이 핵심이었다. 7404와 가변저항 커패시터를 ... 이용하여 2048hz의 파형을 만들어 내는 것이 중요했다. 7404의 3개의 not gate와 저항과 커패시터를 이용하여 만들어 낸 clock신호를 4020으로 보내어 주파수를 반으로

  리포트 | 14페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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  기초실험1 7 segment counter 결과보고서(틴커캐드)

  상태가 바뀌는 조건은 clock가 1->0으로 떨어지는 그 시점에만 해당한다.(2) 7 segment-decade counter: 7 segment와 decade counter를 연결해 ... 또한, 이를 이용해 7 segment와 연결해, clock을 1Hz로 주어 1초마다 숫자가 증가하는 것을 확인할 수 있었다. 1초마다 출력값이 바뀌는 4bit decade counter를 ... 결과보고서학 과학 년학 번조성 명전자공학과실험 제목7Segment_Counter실험 결과1. 7 segment: 7 segment decoder와 7 segment LED를 연결해

  리포트 | 8페이지 | 1,000원 | 등록일 2023.03.12 | 수정일 2023.11.29

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  [A+] 중앙대학교 아날로그 및 디지털 회로 설계실습 예비보고서 12. Stopwatch 설계

  wave의 clock 신호를 만든다. ... 이후 Decoder와 7-segment 사이에 330 [Ω]의 저항을 달아 과전류를 방지하고, decoder의 출력 방식과 7-segment LED의 type 간의 매칭을 유의하며 ... 점퍼선을 연결한다. 74HC192라는 BCD 카운터를 사용하였고, Count up mode로 동작시키기 위해 [그림 1]을 참고하면 MR은 Low를, CPu에는 clock을, CPd에는

  리포트 | 5페이지 | 1,000원 | 등록일 2023.02.06 | 수정일 2023.02.09

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  매우 짧은 시간동안 계속해서 값을 연산하여 7segment에 나타나지만, 우리 눈은 LED가 항상 켜져있는 것으로 생각하여 clock을 구현하게 된다. ... 1.목적(Purpose)이번 실습은 지금까지 배운 자일링스의 사용법을 바탕으로 실제 clock을 구현하는 실습이다. ... (동시에 나타나는것이 아닌, 자리마다 50us의 간격을 두고 나타난다.)Time0000*************0001000010000100000clock예측값0s12582012:58

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  서강대학교 디지털논리회로실험 8주차 - Shift Registers

  data가 shift 되도록 설계된 소자다. clock의 한 주기 당 하나의 FF만큼 data를 shift하므로 1bit씩 shift 된다고 볼 수 있다.이러한 shift register는 ... 그리고 4-digit 7-segment display의 구동원리를 이해하고 활용을 위한 회로를 설계한다.2. ... 실험 이론● Shift registersShift registers는 개별적인 flip-flop들의 연결을 통해 구성되고 clock 신호의 입력에 따라 여러 FF로 구성된 register의

  리포트 | 24페이지 | 1,500원 | 등록일 2024.08.17

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  아날로그 및 디지털회로 설계 실습 stopwatch 설계_결과보고서

  또한 이론에 언급한 대로 decoder의 출력 방식과 7-segment LED의 type 간의 매칭에 유의한다.회로도(C) 전원을 인가하고 7-segment LED에 표시되는 숫자가 ... BCD카운터 출력 4bit을 BCD to 7-segment 사이에 저항(330Ω)을 달아 과전류를 방지한다. ... 설계실습 방법12-4-1 기본적인 클럭 생성 회로 및 카운터 회로 테스트(A) Function generator를 이용하여 사용하고자 하는 1Hz의 clock 신호를 만들어낸다.

  리포트 | 6페이지 | 1,000원 | 등록일 2023.10.30

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  서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

  Dynamic 7-segment는 아래 그림처럼 각 자릿값들을 짧은 clock 간격으로 display하는 방식인데 매우 간격을 짧게 하면 우리 눈에는 네 자릿값이 계속 동시에 보이게 ... 실험 방법[실습 1] 4-bit up counter의 출력 값을 single FND에 표시하시오.- 입력: 1Hz clock, resetn- 출력: 16진수로 표시[실습 2] Design ... 실험 예상 결과lab 8에서는 combo box의 주변장치(piezo, 7 segment) 등을 제어하는 코드를 만드는 학습을 했다.

  리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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  서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 결과 보고서

  이번 실험에서 clock 신호를 이용해 2개의 7-segment에 서로 다른 패턴을 표시해 봄으로써 실제 7-segment의 사용법을 익힐 수 있었다. ... [그림 3][그림 4]A3 ~ A07-segment0000010010001111[표 2]3) 과정 8~14이 과정에서는 clock 신호를 이용하여 실험 키트의 7-segment에 서로 ... Clock 신호와 2-to-1 MUX (74LS157), NOT gate 를 이용하여 한 번에 하나의 7-segment만 표시되도록 한 후 clock의 주파수를 높이면 잔상 효과에

  리포트 | 6페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 21년도 디지털논리회로실험 8주차 결과레포트 (A+자료) - Shift Register, Multiplier, 4-digit 7-segment display

  그렇게 4번의 clock이 지난 후에, serial output에 도달하게 되었다. ... 이 때 serial 입력은 shift register의 수만큼 clock이 지나면, serial-out으로 나오게 된다. ... 즉 SR4CLE는 4-clock의 delay를 갖는 serial-in serial-out register로 동작할 수 있었다.

  리포트 | 33페이지 | 2,000원 | 등록일 2022.09.18

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  전자공학과 논리회로실험 A+ 프로젝트 보고서 (VHDL코드포함)

  -FPGA Kit에서 7 segment 모듈과 Keypad 모듈을 이용하여 Digital Lock을 설계한다. ... -입력된 번호는 7 segment 모듈에 표시한다. 입력이 끝나면 잠금 및 해제를 7 segment 모듈에 표시한다.2) 설계 목표알고리즘 순서0. ... 입력된 번호는 7-segment 모듈에 표시되며 표시되는 메시지는 다음과 같다.

  리포트 | 17페이지 | 3,000원 | 등록일 2020.12.17

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  [A+] 중앙대학교 아날로그및디지털회로설계실습 12차 예비보고서

  Decoder와 7-segment의 사이에 330 Ω 저항을 삽입하여 7-segment의 각 세그먼트 허용전류를 초과하지 않도록 하였다.※ Stopwatch의 정상 동작을 위해서는 ... MC14511B를 BI = HIGH, LE = LOW, LT = HIGH로 연결해야한다. 7-segment가 common cathode이므로, V = LOW를 연결해야한다.2. 2자리 ... 이 신호를 두번째 74HC192칩에 cascade로 연결 할 경우 그 칩의 clock으로 사용된다.

  리포트 | 6페이지 | 1,000원 | 등록일 2024.02.17

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  서강대학교 21년도 디지털논리회로실험 9주차 결과레포트 (A+자료) - ROM, RAM, Dot matrix, key matrix

  이렇게 분주된 주파수를 갖는 신호가 CB4CE의 clock 신호가 되어서, scan의 frequency가 31kHz가 될 것이다.만약 CB4CE에 공급되는 clock의 주파수를 이보다 ... 이는 입력되는 clock의 frequency가 8MHz로, scan의 주기가 너무 빨라서 일어나는 현상으로 추측된다. ... 모든 경우에서 7-segment display의 표시 내용은 입력된 key와 일치하였고, K(7:0) 또한 회로의 의도대로 나오는 것을 확인할 수 있었다.STEP 6:그림6-1 RAM을

  리포트 | 35페이지 | 3,000원 | 등록일 2022.09.18

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  경북대학교 운영체제 기말고사 족보

  Lock 기법 장단점- 페이징 기법의 각 요소 구하기- segmentation은 (external fragmentation)을 발생시킨다.- adress나오고 VPN, PPN 구하기 ... Dead lock, lock– race condition이 발생하는조건 : 공유하고 있는 data에 동시에 접근할 때 발생- critical section이 뭔지Test and Set ... - page size 보고, page index bit 수 구하기- critical session이란?

  시험자료 | 2페이지 | 2,000원 | 등록일 2024.01.04

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  디지털 알람 시계 (디지털 시계 알람 기능 구현)

  이를 7-segment display의 input으로 순서에 맞게 넣어주면 7-segment display 화면에도 0~9를 출력할 수 있다.(2) 설계 회로도 및 동작 이해1) 전체 ... 앞의 회로와 마찬가지로 디지털 시계가 작동하기 위한 clock을 발생시키는 회로이다. ... 이 회로의 output을 14-bit binary counter 4020 소자에 input으로 연결하였다. 15번 pin에서 총 으로 신호가 나누어지고, 1Hz의 clock 파형이

  리포트 | 13페이지 | 1,500원 | 등록일 2020.12.19

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  디시털시스템실험 - BCD 컨버터, 7seg 회로, 7seg 순차 컨트롤러 결과보고서

  first(P3, P2, P1, P0, a1, b1, c1, d1, e1, f1, g1);//14// BCD_to_7segment second(P7, P6, P5, P4, a2, ... 형 모듈 first를 선언하며 인자로 P3, P2, P1, P0, a1, b1, c1, d1, e1, f1, g1 을 전달함.//14// BCD_to_7segment 형 모듈 second를 ... @(posedge iCLK) // (clock 신호) positive edge 에서 이하 구문을 실행한다beginif (nRST) // nRST의 논리값이 TRUE 인 경우에beginoS_COM

  리포트 | 6페이지 | 1,500원 | 등록일 2020.11.14

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  논리회로설계실험 스탑와치(stopwatch) 레포트

  하드웨어에 내장된 clock에 해당하는 변수, sw는 스위치에 해당하는 변수, digit_con은 시간이 뜰 6개의 7 segment의 위치에 해당하는 변수, sseg는 7seg에 ... segment중 하나에 랜덤으로 나타내었다.(189행)reset버튼을 누른 경우가 아니라면, clk_dc가 들어올 때마다 윗자리의 segment를 작동시킨다.(190행-192행)6개의 ... 해당하는 변수이다.(5행-9행)선언부의 signal이 각각 무엇을 의미하는지 설명해보면,clk_dc는 6개의 7segment를 모두 작동시킬 때 사용하는 clk, clk_csec는

  리포트 | 13페이지 | 7,000원 | 등록일 2021.10.09

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  홍익대학교 전전 실험1 프로젝트 보고서

  설정된 비밀번호와 입력된 비밀번호가 1회 일치하지 않을 경우에는 ‘C’ 7-segment LED에 ‘1’이 표시된다. 2회째 일치하지 않을 경우에는 ‘C’ 7-segment LED에는 ... 비밀번호가 일치하지 않을 경우에는 ‘A’와 ‘B’ 7-segment LED에 입력한 숫자가 그대로 표시되며, ‘C’ 7-segment LED 숫자가 1씩 증가한다. 2번과 3번 과정을 ... A,B(2개), Input(1개), Enter(1개)로 구성된다.- Reset : 시스템을 reset하는 기능으로 Reset button을 누르면 ‘A’,‘B’,‘C’ 7-segment

  리포트 | 9페이지 | 3,000원 | 등록일 2020.12.25

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  (A+/이론/예상결과/고찰) 아주대 논리회로실험 예비보고서9

  이러한 전송지연을 없애기 위해서 모든 F/F들은 같은 clock 펄스에 의해 동시에 트리거 시킬 필요가 있으며 이러한 카운터를 동기식 카운터(synchronous Counter)라 ... 때마다 출력 A, B가 어떻게 변하는지 확인한다.예상 결과: 아래 그림과 같은 원리로 결과가 나올 것이다.CLKA'B'AB'A'BAB0*************030001실험 2. 7-segment ... 이러한 전송지연은 사용할 수 있는 최대 clock 주파수를 제한하게 되며 특정한 상태와 다음 상태에 잠정적으로 중간 상태가 존재할 수 있어 논리상의 에러를 유발하게 된다.

  리포트 | 6페이지 | 1,000원 | 등록일 2021.10.24

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