"subtractor" 검색결과 1-20 / 91건

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  (기초회로 및 디지털실험) 4비트 전감가산기 설계 [4 bit adder-subtractor]

  디지털실험설계 02.실험제목 : 4비트 전감가산기 설계 [4 bit adder-subtractor]Ⅰ 설계과정4비트 전가산기와 전감산기의 원리를 이해한다.조건 : TTL IC (SN7400 ... B1)*Cin)+(A1*B1)S1 = (A2?B2)?C1C2 = ((A2?B2)*C1)+(A2*B2)S2 = (A3?B3)?C2C3 = ((A3? ... boole 함수를 작성한다.위 회로와 같은 4비트 전감가산기 회로를 MAXPLUS 프로그램을 이용하여 설계하고, 아래와 같은 진리표를 얻는다.A4A3A2A1B4B3B2B1SwitchCS3S2S1S00000000000000000000000100000000100010000100001000110000000100010000100001000101000000011001100011000110011100000

  리포트 | 5페이지 | 1,500원 | 등록일 2021.07.13 | 수정일 2022.02.16

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  아주대 논리회로 실험 예비3 가산기 감산기 adder subtractor

  가산기 & 감산기실험목적Logic gate 를 이용해서 가산기(adder) 와 감산기 (substractor)를 구성한다.디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조및 ... 반가산기(half adder) 회로는 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로아래 그림에 나타낸 것과 같이 2개의 비트 A와 B를 더해 합 S와 자리올림 ... 덧셈기에서 최하위비트(LSB)의 경우, 입력에자리 올림 수 (carry)가 없으며 이런 경우 반가산기를 사용한다.논리식S = X'Y+XY' = XOPLUSYC = XY반가산기 진리표XYSC

  리포트 | 8페이지 | 1,000원 | 등록일 2016.12.24

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  9조 pre 2주 opamp adder&subtractor

  circuit - Transient response실험 목적Operational Amplifier의 기본적인 동작원리를 알고, 이를 이용하여 adder circuit(가산기)과 subtractor ... 2V, V2 = 3V, V3=5V를 입력하고 시뮬레이션을 돌리면 아래 그림과 같이 크기가 Vo = 2+3+5 = 10V이고, 반전된 파형이 나온다.[2-2] 2개의 입력 신호를 subtract하는 ... 입력이 들어가 파형이 반전되지 않고 출력된다는 것을 의미한다.키르히호프 전류 방정식을 사용하면이고,가 된다.즉, -의 단자로 입력이 들어가서 파형이 반전되어 출력된다는 것을 의미한다.simulation

  리포트 | 11페이지 | 3,000원 | 등록일 2014.03.06

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  9조 post 2주 opamp adder&subtractor

  결과 역시 동일하게만능기판 subtractor구현 모습만능기판 subtractor구현 모습Oscilloscope로 V7=1V일 때 검사 모습Oscilloscope로 V7=2V일 때 ... 제 2주차 Post Report실험제목: op-amp adder & subtractor담당교수 : 박병은 교수님담당조교 : 박인준 조교님실험일 : 2012.03.21제출일 : 2011.03.27소속 ... 실제로 +15V, -15V를 op-amp에 인가해서 adder는 위상이 바뀐 채로 신호가 더해지는 것을 확인 했고, subtractor는 위상이 바뀌지 않은 채로 빼지는 것을 확인했다

  리포트 | 8페이지 | 4,000원 | 등록일 2014.03.06

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  [디지털 공학]4비트 리플케리 뺄셈기(ripple carry subtractor)

  소스코드// File name : HalfAdder.v //module HalfAdder(c,s, x,y);input x,y;output c,s;xor(s, x,y);and(c, ... ha1(c1,s1, x,y);HalfAdder ha2(c2,s, s1,z);or (c, c2,c1);endmodule// File name : rcs_4bit.v //module ... fa1(c2,s[1], x[1],ny[1],c1);FullAdder fa2(c3,s[2], x[2],ny[2],c2); FullAdder fa3(c,s[3], x[3],ny[3]

  리포트 | 2페이지 | 1,000원 | 등록일 2006.07.21

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  정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

  \* ARABIC 8 : simulation4비트 subtractor의 모듈은 full subtractor를 4번사용한것이므로 모듈파일은 full subtractor의 모듈과 동일하다 ... 위에서부터 X, Y, B0, D, B순서이고 결과는 진리표와 동일하다.4-bit Full subtractor4비트 full adder와 마찬가지로 4개의 full subtractor를 ... subtractorFull subtractor는 회로도에서 확인할 수 있듯이 Full adder와 구조적으로 거의 비슷하고 단지 회로에 NOT게이트 두개가 추가된 것 밖에 차이가

  리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31

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  디코더, mux, comprator, 4비트 감가산기

  제 목 : Decoder, Mux, Comparator, 4bit-adder-subtractor2. 내 용 :Decoder위 식에서는 2개의 입력값과 4개의 출력 값이 있습니다. ... =(((a0&(a0^b0))'|(a1^b1))&(a1&(a1^b1))')'4bit-adder-subtractor위 식은 4bit 가감산기를 나타낸것인데 이는 하나의 회로에서 덧셈과 ... 출력값으로는 sum값과 sum값과 C값을 표현해주는 overflow값이 있습니다.

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  디코더, mux, Comparator, 4비트 감가산기

  제 목 : Decoder, Mux, Comparator, 4bit-adder-subtractor2. ... (출처 - [네이버 지식백과] 비교 회로 [comparator, 比較回路] (전자용어사전, 1995. 3. 1., 성안당))4)4bit-adder-subtractor(출처 -http ... ://electronics.stackexchange.com/questions/157424/what-would-be-the-output-of-a-0100-and-b-0111-with-s

  리포트 | 4페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  고려대학교 디지털시스템실험 A+ 4주차 결과보고서

  본 실험을 통하여 half adder, full adder을 기반으로 add-subtractor와 multiplier를 구현하는 방법에 대하여 배울 수 있었다.

  리포트 | 4페이지 | 2,000원 | 등록일 2023.06.21

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  Semiconductor Device and Design - 9-10__

  ://technobyte.org/parallel-adder-subtractor/ [4] https://techweb.rohm.co.kr/knowledge/si/s-si/03-s-si ... The operation of this adder is faster when contrasted to serial adder or subtractor. 2. ... So delay will have occurred so it adds up once the no. of FAs or full subtractors increases.4.

  리포트 | 12페이지 | 2,000원 | 등록일 2023.06.22

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  시립대 전전설2 Velilog 결과리포트 4주차

  후에 논리 연산자를 사용하여 subtractor 코드를 완성시켰다. subtractor는 half-subtractor 2개로 이루어진 회로로써 바로 아래단의 비트에 빌려준 1을 고려하여 ... 후에 논리 연산자를 사용하여 subtractor 코드를 완성시켰다. subtractor는 half-subtractor 2개로 이루어진 회로로써 바로 아래단의 비트에 빌려준 1을 고려하여 ... 시뮬레이션 결과와 실험 결과의 비교1bit subtractor- 시뮬레이션 결과Functional simulationCodecodeCode 설명감산기를 만들기 위해 half-subtractor를

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  서강대학교 디지털논리회로실험 레포트 5주차

  뒤 쪽 subtractor에서도 앞 쪽 subtractor와 같은 방식으로 뺄셈을 진행할 수 있다. ... Half-subtractor우선은 Bin이 존재하지 않기 때문에, half-subtractor라고 부를 수 있을 것이다. ... 또한 첫번째 subtractor의 Cin에는 1의 값이 들어간다.

  리포트 | 25페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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  Full adder VHDL 실습보고서(전가산기)

  이렇게 하면 기본적인 회로도가 모두 완성됩니다.2)Test bench source그림 6. 4bit adder/subtractor Testbench 코드선언 부분입니다. ... Discussion이번실습에서는 Fulladder의 개념과, 그를 4개 연결한 4bit adder 그리고 2’s complement를 이용한 subtractor를 구현해보았다. ... 처음에 들어오는 carryin과 m의 xor 연산은 2’s complement를 만들 때 마지막에 더해주는 1의 역할이 된다.그림3. 4bit adder/subtractor논리회로도6

  리포트 | 11페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  [건국대학교 컴퓨터프로그래밍2 A+][2024 Ver] 과제11

  그 후 adder객체의 멤버 변수 run을, subtractor 객체의 멤버 변수 run을 차례로 실행시킨다. ... 클래스 또한 Calculator 클래스를 상속받아 순수 가상 함수 calc을 구현하였다.main함수 영역에서 Adder 클래스 객체 adder, Subtractor 클래스 객체 subtractor를 ... GoodCalc 클래스에서는 add, subtract, average 함수를 정의하였다. main함수 영역에서 a 배열을 선언 후 초기화한다.

  리포트 | 11페이지 | 2,000원 | 등록일 2024.08.14

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  서강대학교 디지털논리회로실험 5주차 결과보고서

  Subtractor(감산회로)는 어떤 수의 2’s complement를 더함으로 구현하거나 subtractor의 구현을 통해 수행할 수 있다.ALUs(연산회로)는 여러 연산 및 논리 ... (S)이라 하고 high-order bit를 carry out(CO)이라고 한다. ... Half-adder를 구현해보고 ISE를 이용한 symbol library의 생성해본다.

  리포트 | 13페이지 | 1,000원 | 등록일 2021.10.02

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  연세대 전기전자공학부 20-1학기 기초아날로그실험 3주차 예비레포트

  The difference between the adder and subtractor is that the subtractor has several inputs not only for ... In the OrCAD simulation, the resistance start value cannot be set to zero, so it is set to start from ... sweep.By using AC simulation, we can see frequency response as the resistance changes.The AC simulation

  리포트 | 38페이지 | 1,500원 | 등록일 2021.03.13

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  컴퓨터구조 이론 및 실습 [아두이노 논리게이트 및 조합논리회로 실습]

  2진수의 첫 자리 만을 계산하는 반가산기, 그 위의 자리의 2진수도 표현 이 가능한 전가산기 두 종류가 존재하며, 자리올림(carry)가 존재한다. ② 감산기(subtractor

  리포트 | 49페이지 | 5,000원 | 등록일 2019.10.02 | 수정일 2019.10.09

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  충북대 기초회로실험 Multiplexer 가산-감산 예비

  2Y = 자리올림수라면2C _{0} =GND,`2C _{1} =C _{i} ,`2C _{2} =C _{i} ,`2C _{3} =`+V _{cc}에 연결한다.(5) 전감산기(Full subtractor ... 예를 들어D _{0}~D _{3}의 신호를 선택선A,B의 조건에 따라 1개만 선택하여 전송하는 경우를 보면 스토로브 신호S`=1인 경우는 회로가 디스에이블 된 상태로 어떠한 데이터도 ... 선택할 수 없으며,S`=0이고A=0,B`=0인 경우는D _{0}를A=0,B`=1인 경우는D _{1}를A=1,B`=0인 경우는D _{2}를A=1,B`=1인 경우는D _{3}를 선택하게

  리포트 | 3페이지 | 1,500원 | 등록일 2021.09.10 | 수정일 2021.09.15

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  충북대학교 전자공학부 기초회로실험 Multiplexer 가산-감산 예비 보고서

  사용하고, 다른 하나는 자리 올림수를 발생시키는데 사용할 수 있다.BACiSumCarry0*************00110110010101011100111111(5) 전감산기(Full subtractor ... input)신호 S=1인 경우는 회로가 Disable된 상태로 어떤 데이터도 선택할 수 없으며, S=0이고 A=0, B=0인 경우는D_{ 0}를 A=0, B=1인 경우는D_{ 2} ... 따라서 멀티플렉서의 논리식은Y= bar{S} (D bar{A} bar{B} +D _{1} bar{A}B + D _{ 2}A bar { B} + D _{ 3}AB) 가 되어 디코더와

  리포트 | 3페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.15

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  서울시립대 전자전기컴퓨터설계실험3 예비레포트 4주차

  및 토의이번 실험은 operational amplifier를 이용해서 instrumentation amplifier회로를 설계하고 시뮬레이션 해보는 실험이었다.이 회로는 일반적인 subtractor회로보다 ... 시뮬레이션해본다.실험 결과 (Simulation)■ Operational Amplifier (연산 증폭기)Figure SEQ Figure \* ARABIC 1.Circuit diagram symbol ... Circuit diagram of Instrumentation AmplifierNode1에서의 전압은 op-amp의 virtually short 때문에 이 되고, Node2에서의 전압도

  리포트 | 8페이지 | 2,500원 | 등록일 2022.03.10

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