"vdhl code" 검색결과 1-12 / 12건

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  VDHL을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)

  arc of clock issignal clk_1s, clk_500ms, clk_1ms : std_logic;signal sec, sec10, min, min10 : integer ... Library ieee;Use ieee.std_logic_1164.all;Entity clock isport(clk : in std_logic; -- 20MHz seg_com : buffer ... std_logic_vector(3 downto 0); seg_data : buffer std_logic_vector(7 downto 0));End clock;Architecture

  리포트 | 3페이지 | 1,000원 | 등록일 2016.02.07 | 수정일 2016.02.12

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  전가산기 설계 보고서

  전가산기 설계보고서목적 : 전가산기를 Schematic과 Verilog(VDHL)로 다양하게 설계하는 방법에 대해 설명하고, 각각의 차이점과 장단점을 비교하기 위함이다.준비물 : DIGCOM-A1.2 ... 동작 표현을 이용한 설계pin할당input : 슬라이드 스위치(SW0~SW7)output : LED(D8~D15)핀 할당입력 x, y, z를 덧셈으로 산수 연산한 후 발생한 캐리를 C에 ... 디지털 신호의 비트 수가 증가해도 동일하게 동작할 경우 비트 수에 관계 없이 Verilog 코드의 양이 늘어나지 않는다는 것이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.11.20

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  디지털 시계 소스코드

  == STOP) || (stopwatch_count_control == RESET)){stopwatch_count_control = GO;}else if(stopwatch_count_control ... = 0;// 스탑워치 변수 설정int stopwatch_count = 0, stopwatch_count_control = 0;int number_count = 0, number_count_temp ... = 0;int N1000, N100, N10, N1;//모드 변수char mode = 0;//시계 변수int watch_count = 0;int second = 0, minute

  리포트 | 10페이지 | 2,000원 | 등록일 2016.01.14

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  아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

  (source code에 표기됨) 사실 이 부분은 불필요한 부분이므로 제거 하려 했으나, coding 하면서 output이 ‘U’로 Error가 났었는데 이 부분 덕분에 어떤 문제인지 ... 따라서 아래 코드에서 잘린 부분은 카르노맵을 참고하면 그 내용을 알 수 있다.예를 들어 result(0)은 최소식이 A’CD’+A’B’C+AB’D+BC’D+ABD’+B’C’D’인데 ... [Source code]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.std_logic_arith.all;-- Uncomment the following

  리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11

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  4-bit Right Shift Register

  실행되도록 하며CLOCK은 riding edge에서 작동하도록 코딩한다(if문 사용).** entity_ is port~end / architecture_ is begin~end모든 vdhl코드들은 ... Purpose4 bit shift register의 동작원리와 기능을 이해한다. vhdl code안에서 process문과 if문이 어떻게 쓰이는지도 알아본다. ... CLK)이 인가될 때 왼쪽 또는 오른쪽 방향으로 데이터를 쉬프트 하는 것인데 이번 과제는 right shift register이므로 데이터를 오른쪽 방향으로 쉬프트 하는 vhdl 코드를

  리포트 | 9페이지 | 1,500원 | 등록일 2011.06.06

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  04 논리회로설계실험 결과보고서(인코더,디코더)

  실험 목표디코더 인코더에 대해 이해하고 VDHL을 이용해 설계해본다.이 때, 디코더 설계시에는 동적적 표현(if문)과 자료흐름적 표현(when ~ else 문)을 사용하고 인코더 설계 ... ****00010010000001000110000100010000010000101001000001100100000011110000000(1) 동작적 표현 (if문 사용)1) 소스 코드2 ... 진리표D0D1D2D2D4D5D6D7ABC0000000100000000010001000001000100000100001100010000100001000001010100000011010000000111(1) 동작적 표현 (case문 사용)1) 소스 코드2

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  vdhlcode 작성 및 해석

  library ieee;use ieee.std_logic_1164.all;entity h29 isport(x1 : in std_logic; x2 : in std_logic; x3 : in std_logic; f: out std_..

  리포트 | 9페이지 | 1,000원 | 등록일 2009.11.03

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  VHDL을 이용하여 다양한 state machine 설계

  (invalid code) 라고한다.2) Gray코드그레이 코드는 가중치를 갖지않는 코드로서 산술용 코드가 아니다. ... Dual counter의 동작을 표현한 간단한 모습이라 할수있다.4) Stepping Motor① VHDL코드배치가 영 좋지않지만... ... 그리고 case~when문을 이용하여 각 상태의 다음상태천이를 지정해준뒤 count의 출력을 특정상태일때를 when문으로 지정해주는 것으로 코드를 마친다. 18~42줄까지가 순차논리

  리포트 | 17페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  xilinx를 이용하여 4bitsadder 와 4bits comparator 만들기

  vdhl 코드- 4bits comparator 의 testbenchsimulationa : 0100b: 0100eq : 1입력 a가 입력 b 와 0000으로 같을 땐 eq가 1로 ... Design 8-bit comparator using 4-bit comparatorVHDL 코드Testbench 코드simulation 결과1)functional simulation2 ... )timing simulation3.실험 결과3-1. 4bits adder-onebit adder vhdl 코드-fourbit adder vhdl코드simulation입력a가 1111일

  리포트 | 13페이지 | 1,000원 | 등록일 2010.10.07

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  논리회로실험 - 제 7장 3비트 updown counter로 binary와 gray 코드로 설계 결과보고서

  (Binary code & Gray code)(1)state table(2)state diagram5)Binary/Gray counter-Binary counter10진법을 2진법으로 ... 구성하는 기본 설정(1)설계 사항-Binary/Gray code를 설계한다. ... 일단 KIT에 올리기 전에 코드를 알아보고 이를 작성해 보도록 하자.일단 Mode에 따라서 Gray counter인지 Binary counter인지 구분해야한다.

  리포트 | 20페이지 | 1,000원 | 등록일 2014.08.15

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  BCD to EXCESS-3 변환코드(VHDL)

  이러한 Mealy machine의 대표적인 예가 바로, bcd코드에서 excess3코드로의 변환이다.Serial code converter는 Mealy FSM의 transition ... Data Flow Model이 두가지는 프리랩에서 자세히 다룬다.PRELABSpecify the VHDL codes for assignment1 and describe the codes ... 전자전기컴퓨터설계실험ⅢBCD to Excess-3 code Converter목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 HYPERLINK

  리포트 | 18페이지 | 2,000원 | 등록일 2008.06.01

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  VHDL로 구현한 8bit Full Adder

  혹은 1bit full adder를 8개를 조합하여 구성할 수 있다. 8개의 full adder를 이용한다면3-4 소스코드와 그에대한 설명? ... AB는 입력이며S,C : out std_logic); -- S,C는 출력이다.A,B,S,C의 자료형은 0과1의 값을가지는 bit 형으로 정의한다.end ha; -- entity부의 ... C;carry out 는 입력들이 둘다 1일때만 1이된다.

  리포트 | 7페이지 | 2,000원 | 등록일 2010.12.27

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