"verilog 계산기 설계" 검색결과 1-20 / 81건

• 

  [디지털회로 실험] verilog 4비트 계산기 설계

  있습니다.각각 회로들에 대해서 쿼터스설계(회로구조), 베릴로그 파일, 테스트벤치파일로 구성되어있습니다.최종계산기는 top_block파일입니다. tb가 붙어있는 파일은 테스트 벤치 ... 쿼터스, 모델심사용하였고 사용언어는 베릴로그 입니다.mux, 가산기, decoder, rom, ALU 등 따로 설계하여 합치는 방식으로 설계해서 각각의 회로에 대해서도 자세히 확인할수

  리포트 | 3,000원 | 등록일 2020.09.07 | 수정일 2023.03.12

  다운로드 장바구니
• 

  [Flowrian] 최대공약수 계산기의 Verilog 설계 및 시뮬레이션 검증

  레지스터, 멀티플렉서와 비교기와 뺄셈기 등의 모듈들로 구성된다.각 모듈들에 대하여 동작 원리를 설명하였고, 레지스터 전송 수준에서 설계된 Verilog 소스를 공개하였으며, 테스트벤치로 ... 본 설계는 최대공약수 (GCD, Greatest Common Divisor)을 계산하는 모듈을 레지스터 전송수준과 구조수준의 두가지 방식으로 에서 Verilog 언어을 사용하여 설계하고 ... 시뮬레이션으로 검증한다.논리회로도 구조는 데이터패스만으로 구성되어 매 클럭 마다 반복계산을 하여 최대공약수를 구하는 방식으로 설계되었다.

  리포트 | 28페이지 | 2,500원 | 등록일 2011.09.05

  다운로드 장바구니
• 

  디지털시스템실험, Verilog를 이용해 BCD to 7 segment를 통한 계산기 설계 및 구현, FPGA보드 결과 포함

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서실험제목BCD to 7 Segment, 7 Segment를 통한 계산기 설계 및 구현실험목표1 ... 가산기와 연결하여 계산결과를 표현하는 7-segment 계산기 구현실험결과7-segment 블록 다이어그램을 보면 먼저 4bit의 input을 입력받아서(0~15까지 표현가능) 이를 ... Line decoder의 Verilog 코드이다.2.

  리포트 | 5페이지 | 2,000원 | 등록일 2015.12.05 | 수정일 2018.05.23

  다운로드 장바구니
• 

  [Flowrian] FSM with Datapath 방식 최대공약수 계산기의 Verilog 설계 및 시뮬레이션 검증

  Ripple-Carry 뺄셈기 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 8 비트 비교기 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 8 비트 레지스터 : ... 본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 2 입력 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 8 비트 ... RT 수준 Verilog 설계 및 시뮬레이션 검증- 전체 동작을 제어하는 유한상태머신 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 최대공약수 연산을 수행하는 데이터패스 :

  리포트 | 38페이지 | 3,000원 | 등록일 2011.10.11

  다운로드 장바구니
• 

  [전자계산기 설계] 4bit carry look ahead adder(verilog)

  4bit_adder(a,b,c0,s,c4);input [3:0] a,b;input c0;output [3:0] s;output c4;4bit carry look ahead adder 임다... verilog프로그램

  리포트 | 1페이지 | 1,000원 | 등록일 2001.11.17

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험2(전전설2) 계산기 프로젝트 팩토리얼 및 quiz mode 포함

  이는 일반 계산기의 경우 연산을 할 경우 피연산자수1 ◎ 피연산자수2 =에서 = 을 누르고 나면 그 이전의 계산을 수정할 수 없고, input에 대한 값을 누르다가 도중에 다른 값을 ... 이와 같은 방식을 취한 이유는 아래에서 설명할 것이다.위의 사진을 보면 button setting에 숫자가 직접적으로 입력되는 일반 계산기와 달리 커서를 이용해서 number의 up ... 따라서 위와 같이 결과가 네 자리만 출력되도록 설계하였다.LCD DATA를 확인해보면 숫자에 관한 부분은 앞부분은 0011로 고정되고 뒷부분이 +1이 되거나 -1이 될 경우마다 숫자가

  리포트 | 35페이지 | 20,000원 | 등록일 2020.12.22

  다운로드 장바구니
• 

  [서울시립대] 전자전기컴퓨터설계실험2 / 파이널 계산기 / 2021년도(대면) / A+ (코드파일 포함)

  다양한 기능을 가진 계산기를 설계한다. ... Introduction- 앞서 수행한 실험들(논리 설계, 7-segment와 Piezo 장치 제어, LCD 장치 제어 등)을 바탕으로, Verilog HDL 언어를 사용하여 최종적으로 ... Function(1) 덧셈 - output = input1 + input2 - 두 개의 입력을 받아 더하여 계산 결과 값을 출력으로 내보낸다.

  리포트 | 25페이지 | 20,000원 | 등록일 2022.08.12 | 수정일 2022.08.18

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 4주차

  실험 목적- Xilinx ISE 프로그램에서 Verilog를 이용하여 연산회로를 설계하고 프로그래밍 해본다.2. ... Verilog HDL 실습 4주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... gate를 연결하는 방법, behavioral 방법으로 설계 가능했다. a-b가 0보다 큰지 안 큰지를 통해 비교 판별이 가능하다는 점도 확인하였다.결론이번 실험은 Verilog HDL

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  현대자동차 PT면접(1차면접) 최종합격본

  시스템 이해 직무 이름 융합직무 관련 스터디 프로그래밍 스터디그룹 동아리 멘토링 JAVA C/C++/Verilog NFC/BLE직무 관련 대회경험 ㅇㅇ대학교 지능형 모형차 경진대회 ... 2019 ㅇㅇ대학교 지능형 모형차 경진대회 멘토링 2018 ㅇㅇ대학교 지능형 모형차 경진대회 참여 주행기록 횡단보도 ( 속도제한구역 ) 장애물 회피 자율비상제동 평가요소 대회장의 밝기 ... TSL1401CL 라인스캔 카메라 적외선 센서 HW SW Hitec Tricore Infineon BIFACES Time Scheduler 카메라 필터 적용 차선과 차체 상대위치 계산

  ppt테마 | 13페이지 | 19,000원 | 등록일 2023.06.02 | 수정일 2023.08.24

  다운로드 장바구니
• 

  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  설계 가능 논리 소자는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍을 할 수 있다. ... 실험 제목 [Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증]2. ... 과거, 패턴 발생기, 오실로스코프, 멀티미터 등을 이용한다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

  다운로드 장바구니
• 

  디지털시스템설계실습 전감산기 결과보고서

  전감산기는 뺄셈을 하면서 동시에 아랫자리 빌림수와 위에서 빌린 수를 고려해야 하는 독특한 계산을 하는데 이를 VHDL로 설계해 볼 수 있어서 흥미로웠고, 설계를 논리조합을 이용해 정의하고 ... Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2. ... 전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.① 논리조합회로를 이용② if~then~elsif~end if형식2.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  BCD 가산기 설계 결과보고서

  예에서 입출력 비트 수가 많아질수록 Schematic으로 설계 할 때와 Verilog 또는 VHDL로 설계할 때의 장단점을 설명하라.Schematic ; 비트 수를 고정해서 설계해야 ... 또한 BCD의 덧셈이 9를 넘을 경우 6(0110)을 더해서 계산하는 방식도 알아보았다. ... 디지털시스템 설계 실습 7주차 결과보고서학과전자공학과학년3학번성명※BCD 가산기 설계1.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

  다운로드 장바구니
• 

  Vivado를 이용한 Moore, Mealy FSM 설계 예비레포트

  회로의 비트 크기 또는 지연 값 등과 같이 자주 사용하는 상수를 정의하기 위해 parameter을 사용해서 정의한다. ... Vivado를 이용한 Moore/Mealy FSM 설계예비레포트1. 실험 제목1) Vivado를 이용한 Moore/Mealy FSM 설계2. ... 유한 상태 기계는 유한한 개수의 상태를 가지고 있고, 한 번의 하나의 상태를 가지며, 다른 상태로 변화할 수 있는 상태 사이의 전이로 구성된 계산 모델이다.[1]Moore machine과

  리포트 | 5페이지 | 1,000원 | 등록일 2022.11.06

  다운로드 장바구니
• 

  서울시립대학교 전전설2 4주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  Purpose of this Lab이번 실험에서 Verilog HDL언어를 사용하여 Combinational Logic을 설계 및 실험한다. 연산 로직, 비교기 등을 설계한다. ... 수행 과제(1) Lab 1- 1-bit 반가산기를 if 문을 사용하는 Behavioral Level modeling으로 설계하시오.- 진리표ABCS0000010110011110(2) ... Lab 2- One-bit 전가산기를 다음의 두 가지 방법으로 각각 설계하시오.- 진리표ABCinCoutS0000000101010010111010001101101101011111i

  리포트 | 16페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

  다운로드 장바구니
• 

  정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

  실험 결과 보고서(9주차)실험 제목 : 가산기, 감산기 회로실험실험 목적 : Verilog를 사용해 full 가산기, 감산기를 설계하고 n-bit 가산기, 감산기를 구성해본다.실험준비장비 ... -2학기 정보통신기초설계실습페이지 PAGE2 / NUMPAGES2 ... 가장 낮은 자리수의 가산을 통해 S0를 출력하고 자리올림수 C0가 존재하면 C0를 다음 자리수 계산의 자리올림수 입력으로 넣어준다.

  리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  [전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 4주차 예비+결과(코드포함) Combinational_Logic_Design_1 Arithmetic_Logic and Comparator

  실험목표-HDL 문법을 활용하여 Verilog 설계 및 시뮬레이션을 할 수 있다.-감산기와 비교기의 구조 및 동작을 이해 및 확인한다.나. ... 결과와 비교한 표는 그 아래에 작성하였다.2.4-bits Subtractor 아래 표는 시뮬레이션에서 입력으로 주었던 몇 가지 예시의 이론결과와 실제결과의 비교표이다.이론값은 비트계산기를 ... 모든 경우의 수를 확인할 수 있도록 입력을 넣었다.4.4-bits Comparator 아래 그림은 예비보고서에서 설계했던 4비트 비교기의 시뮬레이션 결과이다. 4비트 감산기와 마찬가지로

  리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.12.14

  다운로드 장바구니
• 

  [A+] 디지털공학실험 JK 플립 플롭

  (S,R =1 , Q = undefined)(출처 : https://vlsiverify.com/verilog/verilog-codes/sr-flip-flop)JK 플립플롭: JK 플립플롭은 ... 실험 방법표 18-1그림 18-1과 같이 설계를 한다. ... Rt와 Cext를 측정한후 tw를 계산한다.실험순서 3.

  리포트 | 7페이지 | 2,000원 | 등록일 2023.11.08

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 8주차

  Verilog HDL 실습 8주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 두 가지 과제를 설계해봄으로써 7-Segment와 Piezo의 사용법과 더 자세한 verilog code사용법을 배우는 데에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 ... 이때 입력주파수를 2로 나누어준 값으로 계산해 주는 이유는 클럭이 내려가고 올라가고 하는 것 때문이다.(2) 핀 설정(3) 시뮬레이션 결과PIEZO PIANO(1) 회로 코드, 핀

  리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  2022년 상반기 LG디스플레이 반도체/디스플레이 합격자소서

  어셈블리어를 일부 구현해 ModelSim으로 기본적인 작동 확인2 FPGA와 Arduino를 이용한 "학점계산기"- 3개의 마이크로 컨트롤러 간의 IO 설계. ... A+, SoC설계 A+3 기타 심화 과목- 멀티미디어융합기술 A+, 마이크로프로세서응용 A+, 융합캡스톤디자인 A0"프로젝트 내용 및 역할"1 mu0 프로세서, 메모리 설계- Verilog ... 이용해 두더지가 랜덤으로 나올 수 있는 디지털 회로 구현.4 Verilog를 이용한 8bit RCA- Pipeline RCA와 Non-Pipeline RCA를 각각 구현하고 Area

  자기소개서 | 3페이지 | 3,000원 | 등록일 2022.11.08

  다운로드 장바구니
• 

  현대모비스 SW직무 최종합격 자소서

  그런데 이미지의 좌, 우에서 원치 않는 픽셀값이 계산에 포함되는 경곗값 오류가 발생했습니다. 이 때문에 오차가 생겼고 계산이 거듭될수록 오차가 누적되어 눈덩이처럼 불어났습니다. ... (최소 500자, 최대 1,000자 입력가능)910/1000 (글자 수, 공백 포함)[곤충의 시각신경망을 이용한 충돌감지 시스템 설계]종합설계 프로젝트에 참가했습니다. ... 여러 논문을 검토한 뒤 곤충의 시각 신경 알고리즘으로 충돌감지 시스템을 설계하기로 했습니다.

  자기소개서 | 3페이지 | 4,000원 | 등록일 2023.06.11 | 수정일 2023.06.13

  다운로드 장바구니