"wired논리" 검색결과 1-20 / 491건

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  일반논리게이트(NAND,NOR,버퍼,wired) 결과레포트

  일반 논리게이트 실험 보고서실 험 주 제실험 8. ... 즉, AND게이트 바로 뒤에 NOT 게이트가 이어진 것처럼 작동한다.실 험 설 계7400의 7번 핀은 접지, 14번 핀에는 +5V의 전압을 인가한다. 1번과 2번 핀에 입력신호를 인가하면 ... 출력 X의 상태를 기록한다.실 험 결 과NAND 게이트의 실험결과는 다음의 진리표와 같다.입력출력ABX001011101110표에서 보인 것과 같이, AND게이트 뒤에 NOT게이트가 이어진

  리포트 | 8페이지 | 1,000원 | 등록일 2016.04.03

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  방통대 ) 디지털논리회로 대체과제물

  PCB) 또는 와이어랩 기판(wire-wrap board)”에 배치하는 단계이다.2개의 2진수 X=1010100과 Y=1000011이 주어진 경우, 2의 보수를 사용하여 X-Y, Y-X를 ... 만들기 위해 능동소자와 저항과 같은 수동소자를 연결하는 단계이다.논리 설계 단계는 조합논리회로 또는 순서논리회로를 만들기 위해 논리소자를 연결하는 단계이다.시스템 설계는 논리설계 단계에서의 ... )단계, 시스템 설계(system design) 단계, 실제적 설계(physical design) 단계로 나뉜다.회로 설계 단계는 논리연산을 행하는 논리회로의 기본소자인 논리소자를

  방송통신대 | 7페이지 | 5,000원 | 등록일 2020.05.18 | 수정일 2020.06.13

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  Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 예비레포트

  =, >, >=관계 연산논리 연산자&&논리적 AND||논리적 OR! ... 레지스터 값이므로 크기를 정해준다.wire:신호를 전달하는 역할을 한다. wire 타입의 변수는 값을 저장할 수 없다. ... 논리적 NOT&비트 AND|비트 OR~비트 NOT^비트 XOR^~, ~^비트 XNOR시프트 연산자>>오른쪽 shift

  리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

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  Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트

  =, >, >=관계 연산논리 연산자&&논리적 AND||논리적 OR! ... 레지스터 값이므로 크기를 정해준다.wire:신호를 전달하는 역할을 한다. wire 타입의 변수는 값을 저장할 수 없다. ... 논리적 NOT&비트 AND|비트 OR~비트 NOT^비트 XOR^~, ~^비트 XNOR시프트 연산자>>오른쪽 shift

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  서강대학교 21년도 디지털논리회로실험 2주차 보고서 (A+자료) - Logic Gates, FPGA

  이용해 논리 함수를 최적화해본다.- Wired OR logic의 특성과 활용 방법에 대해 이해한다.- FPGA를 이용하여 간단한 논리 회로를 구현하고 동작을 확인해본다.이론2.1 ... noise margin이 필요하다.VOH는 high를 출력할 때, 최소한 이 값 이상의 전압을 출력하겠다는 것이고, VIH는 어떤 전압이 high로 입력되기 위해서는 최소한 이 값 이상이어야 ... 또는 active-high wired-AND function을 구성할 수 있다고 나와 있다.

  리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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  시립대 전전설2 A+ 4주차 예비레포트

  , tri0, tir1, triregDefault 자료형: 1비트의 wire논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결을 나타냄연속 할당문(continuous assignment ... 배경이론 및 개념1) net 자료형net 자료형은 소자 간의 물리적인 연결을 추상화한다.wire, tri, wand, wor, triand, trior, supply0, supply1 ... 자료형wire 자료형은 대표적인 net 자료형이다.3) variable 자료형절차형 할당문 사이의 값의 임시 저장프로그래밍 언어의 variable과 유사한 개념reg, integer

  리포트 | 25페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 2주차 예비레포트

  자료형논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결선을 나타냄값을 저장하지 않음연속 할당문(continuous assignment), Gate Primitive 등과 ... 같은 구동자(driver)의 값에 의해 net의 값이 연속적으로 유지됨선언의 예- wire W1, W2;//declares two wires- wire [7:0] Bus;// a ... Hardware Description Language)디지털시스템의 구조 및 동작을 기술(표현)할 수 있는 언어- 하드웨어 소자, 구조, 동작 등을 텍스트 기반으로 표현 가능- 입출력 논리

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  5주차 예비 보고서 19장 논리회로 응용 및 Karnaugh Map (1)

  이를 통해 회로에 들어가는 게이트와 wire의 수를 줄여 제작비용을 줄일 수 있다.4개까지의 변수를 갖는 부울 식에서 비교적 잘 작동하여 간단한 수기 및 통찰력에 도움을 준다.19장 ... 조합논리와 순차논리회로의 차이에 대해 설명하시오.조합 논리회로는 입력의 변화가 바로 출력에 반영된다.따라서, 특정 시점의 출력이 그 시점의 입력에 의해서만 결정된다.반면 순차 논리회로는 ... 19장 논리회로 응용 및 카르노 맵실 험 일2021.04.09.학 과전기정보공학과학 번성 명1. 왜 이 실험을 하는가?1. 조합논리회로의 이해2.

  리포트 | 2페이지 | 2,000원 | 등록일 2023.02.24 | 수정일 2023.03.14

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  기초 Risc v 설계 코드와 검증 코드( RiscV 기계어 코드 파일 만는는 타스크 함수 포함)

  소개글Verilog(systemverilog)로 작성한 Risc V의 기본 동작(ADD,SUB,SW,LW,BEQ,SET)을 확인하기 위한 RTL 논리 회로 설계의 소스 코드와 이의 ... ] LSctrl;wire RegWrite;wire [1:0] ALUOp;wire [3:0] alu_ctrl;// wire [3:0] instrw;wire [7:0] instrw;wire ... bra;wire [31:0] adder1_o,adder2_o;wire [31:0] pc_o,pc_out;wire [31:0] instr;wire [32:0] imme_o;wire

  리포트 | 49페이지 | 10,000원 | 등록일 2021.11.05

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  시립대 전전설2 A+ 3주차 예비레포트

  배경이론 및 개념1) Verilog Module2) wire 자료형논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결선을 나타낸다.값을 저장하지 않는다.연속 할당문(continuous ... wires- wire [7:0] Bus;// a 8-bit bus3) reg 자료형절차적 할당문에 의해 값을 받는 객체 -> 할당 사이의 값을 유지 -> always 구문 안에서 ... =’는 논리 부등을 기능하는 연산자로 두 피연산자가 다르면 ‘참(1)’을 반환하고 같으면 ‘거짓(0)’을 반환하게 된다. 3 !

  리포트 | 24페이지 | 2,000원 | 등록일 2024.09.08

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  SR래치, NOR

  논리회로 및 실습결과 레포트1. 제 목 : SR 래치 (NOR) 구현2. 내 용 :실습한 내용이번 실습에서는 nor 게이트를 이용한 sr-latch를 해보았습니다. ... 그리고 이 값들에다가 Q와 NQ값을 넣어주고 각각을 R값과,S값으로 XOR 해줍니다.테스느 벤치 코드로는 1ns 간격으로 해주었고 s,r값을 레지스터로 선언하고 wire 값으로는 q ... R값과 Q`의 XOR 연산값으로 표현되고 Q`값은 S값과 Q값의 XOR 연산 값으로 표현되어집니다.코드 구현SR-latch코드에서 입력값은 S,R 출력값은 Q,NQ로 선언해줍니다. wire로

  리포트 | 5페이지 | 2,500원 | 등록일 2021.01.11 | 수정일 2021.01.14

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  =’는 앞이 뒤의 값과 다른 경우 1, 같은 경우 0을 출력하는 논리 부호이다. 3 ! ... 또한, 디지털 논리를 설계하는 여러가지 방법론인 bit operators, Gate Primitive, Behavioral modeling을 이용한 설계 방법을 학습한다.마지막으로 ... = 4)a = (1 > 2)시뮬레이션을 활용해 결과값을 구해보았다.우선 첫 번째 ‘==’는 앞과 뒤의 값이 일치하면 1, 아니면 0을 출력하는 논리 부호이다. 3 == 4는 서로의

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  서강대학교 21년도 디지털논리회로실험 3주차 결과레포트 (A+자료) - Decoder, 7-Segment Display

  연결하여 작동시켜보았더니, 이전의 설계에서와 마찬가지의 패턴이 출력됨을 확인할 수 있었다.검토사항1)Combinational 논리 회로의 최소화는 회로의 gate의 숫자나 wire의 ... 경제적으로 보았을 때, gate와 wire 또한 비용이 드는 소자이기 때문에 이들이 최소화되면 비용절감을 할 수 있을 것이다. ... 도식으로 그린 회로를 FPGA에 download하여 모듈에 있는 핀과 연결하였기 때문에 실제로 그러한 비용절감 효과를 체감할 수는 없었다.만약 TTL 소자를 이용해 직접 gate와 wire를

  리포트 | 34페이지 | 2,000원 | 등록일 2022.09.18

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  시립대 전전설2 Velilog 결과리포트 4주차

  Eq는 xor논리연산자를 사용하였고 agb는 or논리연산자와 xor 논리연산자를 사용하였다실측결과a[3:0], b[3:0]을 버스로 설정해주었고 eq, agb, alb를 출력으로 설정했다.결과4bit ... 각각의 값은 wire를 타고가 BO를 최종으로 출력해었다. 여기서 알아야 할점은 이진법 뺄셈 계산이다. A – B = A + (-B)라고 표기가 가능하다. ... 각각의 값은 wire를 타고가 BO를 최종으로 출력해준다.실측결과Bi를 1번 버튼을 설정해주었고 나머지는 버스 설정해주었다. BO를 1번 LED로 설정해주었다.

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 4주차

  그 이유는모든 단자는 기본적으로 wire의 속성을 가진다. ... 이번 코드에서 주의할 점은 wire 설정과 하프애더 안에 변수값 설정이었다. ... Eq, abg, alb를 제대로 출력하기 논리연산자를 사용하여 묶었다. Eq는 xor논리연산자를 사용하였고 agb는 or논리연산자와 xor 논리연산자를 사용하였다.4비트 비교기란?

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  일반논리Gate를 이용한 회로설계

  NOR Gate를 이용한 NOT Gate⑤ wired 논리2. ... 게이트의 출력 단자를 서로 묶어야 한다.7401 NAND Gate를 이용해서 wired 논리회로를 구성했다.이 게이트는 NAND Gate 논리를 따라 출력값이 결정된다.위 그림은 ... 논리특정 논리 함수의 기능이 가능하도록 게이트 출력 단자 일부를 바로 연결한 논리 형식게이트의 출력 단자들을 직접 연결하면 게이트가 파손될 수 있다.그러므로 개방 컬렉터라고 표시된

  리포트 | 17페이지 | 1,500원 | 등록일 2020.11.15 | 수정일 2022.04.23

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  FPGA 프로젝트 보고서 (MPU설계) (Digital Systems Design Using Verilog)

  microprocessor는 opcode 명령어를 읽어드리고, 해독하여 작업을 수행하는 fetch decode execute 동작을 구현하였으며, 정해진 명령에 따라 레지스터 연산, 산술 연산, 논리 ... OpAaddr;wire [3:0] OpBaddr;wire [2:0] Opcode_alu;wire [3:0] Operand_des;wire Opcode_WE;assign OpAaddr ... CLK_In;wire [3:0] LED;wire [7:0] Segment0;wire [7:0] Segment1;assign OutputL = LED;assign OutputS1 =

  리포트 | 37페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

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  서강대학교 디지털논리회로실험 2주차 결과보고서

  함수가 최소화 될 수 있음을 확인한다.4) Wired OR logic의 특성과 활용 방법을 익힌다.5) FPGA를 이용하여 간단한 논리 회로를 구현하고 동작을 확인한다.2. ... TTL logic gates의 동작 방법을 익힌다.2) Logic level과 noise margins, 그리고 fanout에 대해 이해한다.3) Gates를 이용하여 구현된 임의의 논리

  리포트 | 7페이지 | 1,000원 | 등록일 2021.10.02

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  [통신공학실습] 1주차 결과레포트

  터미널을 연결하여 VI에 데이터를 전달하며, 와이어를 연결할 때에는 전달하는 데이터와 호환되는 입, 출력에 연결해야 하며 와이어의 방향 또한 고려해주어야 한다.< 일반적인 와이어 타입을 ... 수정하기 기능의 의미연결되지 않은 와이어 (깨진 와이어)는 중앙에 빨간 X자가 표시된 검은색 점선으로 표기된다. ... 사용자 인터페이스 또는 프런트 패널을 구현하는, 인터페이스를 완성한 후 VI 와 구조들을 사용하여 프런트 패널의 객체를 제어하는 코드를 작성하고 기능을 수행한다.터미널, 노드, 와이어터미널

  리포트 | 22페이지 | 1,500원 | 등록일 2020.02.14

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  서강대학교 디지털논리회로실험 - 실험 2. Digital Logic Gates 결과 보고서

  예상과 같이 바이어스를 정상적으로 해주지 않으면 출력결과에 오류가 생겼다.? ... 실험 1-B바이어스가 제대로 되지 않은 상태에서는 출력값에 오류가 생길 것으로 예상된다.? ... 실험 1-G의 경우 해당 회로가 Wired-AND로 알고 있었는데 교재에는 Wired-OR로 표기된 것을 확인하였다.

  리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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